一種顯示電路及其驅動方法和顯示裝置制造方法
【專利摘要】本發明的實施例公開一種顯示電路及其驅動方法和顯示裝置，涉及顯示器制造領域，能夠降低顯示電路的設計復雜度，有利于提高顯示面板的像素密度。該顯示電路包括像素單元、第一柵極驅動單元和第二柵極驅動單元；其中，所述第一柵極驅動單元用于向所述像素單元輸入第一柵極掃描信號；所述第二柵極驅動單元用于向所述像素單元輸入第二柵極掃描信號；所述像素單元用于在所述第一柵極掃描信號和所述第二柵極掃描信號的控制下同時進行閾值補償和灰階顯示。本發明的實施例用于顯示器制造。
【專利說明】
—種顯示電路及其驅動方法和顯示裝置

【技術領域】
[0001]本發明涉及顯示器制造領域，尤其涉及一種顯示電路及其驅動方法和顯示裝置。

【背景技術】
[0002]由于有機發光二極管(英文:0rganic Light-Emitting D1de,簡稱0LED)像素設計多采用電流控制型，因此整個面板內各像素單元的驅動晶體管的Vth (閾值電壓)不均一，并且長期工作后產生的Vth偏移會降低面板顯示的均勻性，因此通過Vth補償像素設計來避免避免上述問題的發生。為了提高OLED顯示面板的工藝集成度，同時降低成本，采用集成柵極驅動技術(英文:gate driver on array,簡稱GOA)是未來的發展趨勢。但是OLED的Vth補償像素設計需要外圍柵極驅動電路與之相配合提供進行Vth補償過程中的驅動信號，因此對柵極驅動電路提出了更高的要求。
[0003]現有技術以單純具有Vth補償功能的像素設計配合單脈沖的GOA電路設計為主，具有Vth補償功能的像素設計，通常是在像素單元中通過開關邏輯器件組成的閾值補償模塊將數據線信號Vdata進行若干時序的信號轉換實現像素Vth補償，此外單脈沖的GOA電路除需要提供柵極驅動信號外，還必須能夠提供與像素Vth補償匹配的時序信號，Vth補償功能和柵極驅動功能獨立進行；因此顯示電路的設計較為復雜，不利于顯示面板的像素密度的提高。


【發明內容】

[0004]本發明的實施例提供一種顯示電路及其驅動方法和顯示裝置，能夠降低顯示電路的設計復雜度，有利于提高顯示面板的像素密度。
[0005]為達到上述目的，本發明的實施例采用如下技術方案:
[0006]一方面，提供一種顯示電路，包括像素單元、第一柵極驅動單元和第二柵極驅動單元;
[0007]其中，所述第一柵極驅動單元用于向所述像素單元輸入第一柵極掃描信號；
[0008]所述第二柵極驅動單元用于向所述像素單元輸入第二柵極掃描信號；
[0009]所述像素單元用于在所述第一柵極掃描信號和所述第二柵極掃描信號的控制下同時進行閾值補償和灰階顯示。
[0010]可選的，所述第一柵極驅動單元包括:至少三個GOA單元，每個所述GOA單元包括:信號輸入端、輸出端、復位端和閑置輸出端；
[0011]其中，第I級GOA單元的信號輸入端輸入第一幀起始信號，第I級GOA單元的復位立而連接弟3級GOA單兀的閑直輸出?而；
[0012]第2級GOA單元的信號輸入端輸入第二幀起始信號；
[0013]第2η級GOA單元的復位端連接第2η_1級GOA單元的閑置輸出端和第2η+1級GOA單元的信號輸入端；
[0014]第2η+1級GOA單元的復位端連接第2η+3級GOA單元的閑置輸出端；
[0015]第2n+2級GOA單元的信號輸入端連接第2n_2級GOA單元的閑置輸出端；
[0016]所述第2n級GOA單元的輸出端和第2n+l級GOA單元的輸出端通過邏輯或單元向第η行像素單元輸出所述第一柵極掃描信號，其中，η為正整數。
[0017]可選的，所述第二柵極驅動單元包括:至少三個GOA單元，每個所述GOA單元包括:信號輸入端、輸出端、復位端和閑置輸出端；
[0018]其中，第I級GOA單元的信號輸入端輸入第三幀起始信號，第I級GOA單元的復位立而連接弟3級GOA單兀的閑直輸出?而；
[0019]第2級GOA單元的信號輸入端輸入第四幀起始信號；
[0020]第2η級GOA單元的復位端連接第2η_1級GOA單元的閑置輸出端和第2η+1級GOA單元的信號輸入端；
[0021]第2η+1級GOA單元的復位端連接第2η+3級GOA單元的閑置輸出端；
[0022]第2η+2級GOA單元的信號輸入端連接第2η_2級GOA單元的閑置輸出端；
[0023]所述第2η級GOA單元的輸出端和第2η+1級GOA單元的輸出端連接至邏輯或單元的輸入端，所述邏輯或單元的輸出端連接至邏輯反向單元的輸入端，所述邏輯反向單元的輸出端輸出所述第二柵極掃描信號，其中，η為正整數。
[0024]可選的，所述第二柵極驅動單元包括:至少一對GOA單元，每個所述GOA單元包括:信號輸入端、輸出端、復位端和閑置輸出端；
[0025]除第I級GOA單元和第2級GOA單元外，第m級GOA單元單元的信號輸入端連接第m-2級GOA單元的閑置輸出端；第m級GOA單元單元的復位端連接第m+1級GOA單元的閑置輸出端；第m+1級GOA單元的信號輸入端連接第m-Ι級GOA單元的閑置輸出端；第m+1級GOA單元的信號復位端連接第m+3級GOA單元的閑置輸出端；
[0026]第I級GOA單元的復位端連接第2級GOA單元的閑置輸出端；第2級GOA單元的復位端連接第4級GOA單元的閑置輸出端；
[0027]其中第I級GOA單元的信號輸入端輸入第五幀起始信號，第2級GOA單元的信號輸入端輸入第六幀起始信號；
[0028]第m級GOA單元的輸入端通過邏輯反向單元向第(m+1) /2行像素單元輸出所述第二柵極掃描信號，m為奇數。
[0029]可選的，所述GOA單元包括:上拉單元、下拉單元、復位單元、閑置輸出單元和輸出單元；
[0030]所述上拉單元連接信號輸入端、第一電平端、第一時鐘信號端、第二時鐘信號端、第一節點、第二節點、第三節點和第四節點；其中所述上拉單元用于在所述信號輸入端、第一電平端、第一時鐘信號端和第二時鐘信號端的信號控制下將所述第一節點的電壓與所述信號輸入端拉齊，將所述第二節點的電壓與所述信號輸入端拉齊或將所述第二節點的電壓與所述第四節點的電壓拉齊，將所述第三節點的電壓與所述第一電平端的電壓拉齊，將所述第四節點的電壓與所述第一時鐘信號端的電壓拉齊；
[0031]所述下拉單元連接第二電平端、第三電平端、所述閑置輸出端、所述輸出端、第一節點、第二節點、第三節點和第四節點；用于在所述第一節點的信號控制下將所述第三節點的電壓與所述第二電平端拉齊，在所述第三節點的信號控制下將所述第一節點及所述第二節點的電壓與所述第二電平端拉齊，在所述第三節點的信號控制下將所述重置輸出端的電壓與所述第二電平端拉齊，在所述第三節點的信號控制下將所述輸出端的電壓與所述第三電平端拉齊，在所述第三節點的信號控制下將所述第四節點的電壓與所述第三電平端拉齊；
[0032]所述復位單元連接復位端，第二電平端、第一節點和第二節點；用于在所述復位端的信號控制下將所述第一節點及第二節點的電壓與所述第二電平端拉齊；
[0033]所述閑置輸出單元連接第一節點、第二時鐘信號端和閑置輸出端，用于在所述第一節點的控制下在所述閑置輸出端輸出所述第二時鐘信號端的信號；
[0034]所述輸出單元連接第一節點、第二時鐘信號端和輸出端，用于在所述第一節點的控制下在所述輸出端輸出所述第二時鐘信號端的信號。
[0035]可選的，所述閑置輸出單元包括:第一晶體管，所述第一晶體管的柵極連接第一節點，所述第一晶體管的源極連接第二時鐘信號端，所述第一晶體管的漏極連接所述閑置輸出端。
[0036]可選的，所述上拉單元包括:第四晶體管、第六晶體管、第七晶體管、第十一晶體管、第十四晶體管；
[0037]所述第四晶體管的柵極和源極連接第一電平端，所述第四晶體管的漏極連接第二節點；
[0038]所述第六晶體管的柵極和源極連接所述信號輸入端，所述第六晶體管的漏極第二節點；
[0039]所述第七晶體管的柵極連接所述第一節點，所述第七晶體管的源極連接所述第二時鐘信號端，所述第七晶體管的漏極連接第四節點；
[0040]所述第十一晶體管的柵極連接所述柵極連接所述閑置輸出端，所述第十一晶體管的源極連接所述第二節點，所述第十一晶體管的漏極連接所述第四節點；
[0041]所述第十四晶體管的柵極連接第一時鐘信號端，所述第十四晶體管的源極連接所述第二節點，所述第十四晶體管的漏極連接所述第一節點。
[0042]可選的，所述下拉單元包括:第二晶體管、第三晶體管、第五晶體管、第八晶體管、第十晶體管和第十三晶體管；
[0043]所述第二晶體管的柵極連接第三節點，所述第二晶體管的源極連接所述閑置輸出端，所述第二晶體管的漏極連接第二電平端；
[0044]所述第三晶體管的柵極連接所述第一節點，所述第三晶體管的源極連接所述第三節點，所述第三晶體管的漏極連接所述第二電平端；
[0045]所述第五晶體管的柵極連接所述第三節點，所述第五晶體管的源極連接所述第一節點，所述第五晶體管的漏極連接所述第二節點；
[0046]所述第八晶體管的柵極連接所述第三節點，所述第八晶體管的源極連接所述第四節點，所述第八晶體管的漏極連接第三電平端；
[0047]所述第十晶體管的柵極連接所述第三節點，所述第十晶體管的源極連接所述輸出端，所述第十晶體管的漏極連接所述第三電平端；
[0048]所述第十三晶體管的柵極連接所述第三節點，所述第十三晶體管的源極連接所述第二節點，所述第十三晶體管的漏極連接所述第二電平端。
[0049]可選的，所述復位單元包括:第十二晶體管和第十五晶體管，其中:
[0050]所述第十二晶體管的柵極連接所述復位端，所述第十二晶體管的源極連接所述第一節點，所述第十二晶體管的漏極連接所述第二節點；
[0051]所述第十五晶體管的柵極連接所述復位端，所述第十五晶體管的源極連接所述第二節點，所述第十五晶體管的漏極連接所述第二電平端。
[0052]可選的，所述輸出單元包括第九晶體管，所述第九晶體管的柵極連接所述第一節點，所述第九晶體管的源極連接所述第二時鐘信號端，所述第九晶體管的漏極連接所述輸出端。
[0053]可選的，所述第一幀起始信號為單脈沖信號，所述第二幀起始信號為多脈沖信號;
[0054]或者，所述第二幀起始信號為單脈沖信號，所述第二幀起始信號的脈沖寬度包含輸入所述第一柵極驅動單元的時鐘信號的至少兩個時鐘周期。
[0055]可選的，所述第三幀起始信號為單脈沖信號，所述第四幀起始信號為多脈沖信號;
[0056]或者，所述第四幀起始信號為單脈沖信號，所述第四幀起始信號的脈沖寬度包含輸入所述第二柵極驅動單元的時鐘信號的至少兩個時鐘周期。
[0057]可選的，所述第五幀起始信號為多脈沖信號，所述第六幀起始信號為單脈沖信號;
[0058]或者，所述第五幀起始信號為單脈沖信號，所述第五幀起始信號的脈沖寬度包含輸入所述第一柵極驅動單元的時鐘信號的至少兩個時鐘周期。
[0059]一方面，提供一種顯示電路的驅動方法，
[0060]通過第一柵極驅動單元向像素單元輸入第一柵極掃描信號；
[0061]通過第二柵極驅動單元向所述像素單元輸入第二柵極掃描信號；
[0062]通過所述第一柵極掃描信號和所述第二柵極掃描信號控制所述像素單元同時進行閾值補償和灰階顯示。
[0063]可選的，所述第一柵極掃描信號和所述第二柵極掃描信號為多脈沖信號。
[0064]可選的，所述第一柵極掃描信號為包含至少兩種脈沖寬度的脈沖信號，和/或所述第二柵極掃描信號為包含至少兩種脈沖寬度的脈沖信號。
[0065]一方面，提供一種顯示裝置，包括:上述任一的顯示電路。
[0066]上述方案中，通過第一柵極驅動單元向像素單元輸入第一柵極掃描信號；通過第二柵極驅動單元向所述像素單元輸入第二柵極掃描信號；通過所述第一柵極掃描信號和所述第二柵極掃描信號控制所述像素單元同時進行閾值補償和灰階顯示，由于像素單元的閾值補償和灰階顯示可以同時在兩個柵極驅動單元的信號控制下進行，因此能夠降低顯示電路的設計復雜度，有利于提高顯示面板的像素密度，從而提高顯示面板的分辨率。

【專利附圖】

【附圖說明】
[0067]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0068]圖1為本發明的實施例提供的一種顯示電路的結構示意圖；
[0069]圖2為本發明的實施例提供的第一柵極驅動單元的結構示意圖；
[0070]圖3為本發明的實施例提供的第二柵極驅動單元的結構示意圖；
[0071]圖4為本發明的另一實施例提供的第二柵極驅動單元的結構示意圖；
[0072]圖5為本發明的實施例提供的一種GOA單元的結構示意圖；
[0073]圖6為本發明的另一實施例提供的一種GOA單元的結構示意圖；
[0074]圖7為本發明的實施例提供的一種時序信號狀態圖圖一；
[0075]圖8為本發明的實施例提供的一種時序信號狀態圖圖二 ；
[0076]圖9為本發明的實施例提供的一種時序信號狀態圖圖三；
[0077]圖10為本發明的實施例提供的一種時序信號狀態圖圖四；
[0078]圖11為本發明的實施例提供的一種顯示電路的驅動方法流程示意圖。

【具體實施方式】
[0079]下面結合附圖對本發明實施例提供的圖像放大方法及裝置進行詳細描述，其中用相同的附圖標記指示本文中的相同元件。在下面的描述中，為便于解釋，給出了大量具體細節，以便提供對一個或多個實施例的全面理解。然而，很明顯，也可以不用這些具體細節來實現所述實施例。在其它例子中，以方框圖形式示出公知結構和設備，以便于描述一個或多個實施例。
[0080]此夕卜,本申請文件中描述的“A和/或B”表示三種選擇:A,或者，B,或者，A和B。也即“和/或”即可以表示“和“的關系，也可以表示“或”的關系。
[0081]本發明所有實施例中采用的開關晶體管和驅動晶體管均可以為薄膜晶體管或場效應管或其他特性相同的器件，由于這里采用的開關晶體管的源極、漏極是對稱的，所以其源極、漏極是可以互換的。在本發明實施例中，為區分晶體管除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。按附圖中的形態規定開關晶體管的中間端為柵極、信號輸入端為漏極、輸出端為源極。此外本發明實施例所采用的開關晶體管包括P型開關晶體管和N型開關晶體管兩種，其中，P型開關晶體管在柵極為低電平時導通，在柵極為高電平時截止，N型開關晶體管為在柵極為高電平時導通，在柵極為低電平時截止；驅動晶體管包括P型和N型，其中P型驅動晶體管在柵極電壓為低電平(柵極電壓小于源極電壓)，且柵極源極的壓差的絕對值大于閾值電壓時處于放大狀態或飽和狀態；其中N型驅動晶體管的柵極電壓為高電平
[0082](柵極電壓大于源極電壓)，且柵極源極的壓差的絕對值大于閾值電壓時處于放大狀態或飽和狀態。
[0083]參照圖1所示，本發明的實施例提供一種顯示電路，包括像素單元11、第一柵極驅動單元12和第二柵極驅動單元13 ；
[0084]其中，所述第一柵極驅動單元12用于向所述像素單元11輸入第一柵極掃描信號;
[0085]所述第二柵極驅動單元13用于向所述像素單元11輸入第二柵極掃描信號13 ；
[0086]所述像素單元11用于在所述第一柵極掃描信號和所述第二柵極掃描信號的控制下同時進行閾值補償和灰階顯示。
[0087]其中，根據現有技術像素單元11為按照陣列形式排列，其中圖1中還示意性的示出了提供數據線信號的源極驅動電路。其中像素單元11可以為任一具備Vth補償功能的像素單元，其中該像素單元11至少通過兩個柵極掃描信號控制工作時序。
[0088]上述方案中，通過第一柵極驅動單元向像素單元輸入第一柵極掃描信號；通過第二柵極驅動單元向所述像素單元輸入第二柵極掃描信號；通過所述第一柵極掃描信號和所述第二柵極掃描信號控制所述像素單元同時進行閾值補償和灰階顯示，由于像素單元的閾值補償和灰階顯示可以在兩個柵極驅動單元的信號控制下同時進行，因此能夠降低顯示電路的設計復雜度，有利于提高顯示面板的像素密度，從而提高顯示面板的分辨率。
[0089]進一步的，參照圖2所示，第一柵極驅動單元12包括:至少三個GOA單元，每個所述GOA單元包括:信號輸入端INPUT、輸出端OUT、復位端RESET和閑置輸出端COUT ；
[0090]其中，第I級GOA單元的信號輸入端INPUT輸入第一幀起始信號STVl，第I級GOA單元的復位端連接第3級GOA單元的閑置輸出端COUT ；
[0091]第2級GOA單元的信號輸入端輸入第二幀起始信號STV2 ；
[0092]第2n級GOA單元的復位端RESET連接第2n_l級GOA單元的閑置輸出端COUT和第2n+l級GOA單元的信號輸入端INPUT ；
[0093]第2n+l級GOA單元的復位端RESET連接第2n+3級GOA單元的閑置輸出端COUT ；
[0094]第2n+2級GOA單元的信號輸入端INPUT連接第2n_2級GOA單元的閑置輸出端COUT ；
[0095]所述第2n級GOA單元的輸出端OUT和第2n+l級GOA單元的輸出端OUT通過邏輯或單元OR向第η行像素單元輸出所述第一柵極掃描信號，其中，η為正整數。
[0096]其中，可以理解的是，邏輯或單元OR能夠將所述第2η級GOA單元的輸出端OUT和第2η+1級GOA單元的輸出端OUT的信號在時域上疊加輸出。
[0097]進一步的，第二柵極驅動單元可以通過以下如圖3或4提供的兩種方式中的任一一種實現；具體的方式一:參照圖3所示，所述第二柵極驅動單元13包括:至少三個GOA單元，每個所述GOA單元包括:信號輸入端、輸出端、復位端和閑置輸出端；
[0098]其中，第I級GOA單元的信號輸入端輸入第三幀起始信號，第I級GOA單元的復位立而連接弟3級GOA單兀的閑直輸出?而；
[0099]第2級GOA單元的信號輸入端輸入第四幀起始信號；
[0100]第2η級GOA單元的復位端連接第2η_1級GOA單元的閑置輸出端和第2η+1級GOA單元的信號輸入端；
[0101]第2η+1級GOA單元的復位端連接第2η+3級GOA單元的閑置輸出端；
[0102]第2η+2級GOA單元的信號輸入端連接第2η_2級GOA單元的閑置輸出端；
[0103]所述第2η級GOA單元的輸出端和第2η+1級GOA單元的輸出端連接至邏輯或單元的輸入端，所述邏輯或單元的輸出端連接至邏輯反向單元的輸入端，所述邏輯反向單元的輸出端輸出所述第二柵極掃描信號，其中，η為正整數。
[0104]其中，可以理解的是，邏輯反向單元NG能夠將邏輯或單元OR的輸入端的信號反相180°后輸出。
[0105]具體的方式二:參照圖4所示，所述第二柵極驅動單元13包括:至少一對GOA單元，每個所述GOA單元包括:信號輸入端INPUT、輸出端OUT、復位端RESET和閑置輸出端COUT ；
[0106]除第I級GOA單元和第2級GOA單元外，第m級GOA單元單元的信號輸入端INPUT連接第m-2級GOA單元的閑置輸出端COUT ?’第m級GOA單元單元的復位端RESET連接第m+1級GOA單元的閑置輸出端COUT ;第m+1級GOA單元的信號輸入端INPUT連接第m_l級GOA單元的閑置輸出端COUT ;第m+1級GOA單元的信號復位端RESET連接第m+3級GOA單元的閑置輸出端COUT ；
[0107]第I級GOA單元的復位端RESET連接第2級GOA單元的閑置輸出端COUT ;第2級GOA單元的復位端RESET連接第4級GOA單元的閑置輸出端COUT ；
[0108]其中第I級GOA單元的信號輸入端INPUT輸入第五幀起始信號，第2級GOA單元的信號輸入端INPUT輸入第六幀起始信號；
[0109]第m級GOA單元的輸出端通過邏輯反向單元NG向第(m+1)/2行像素單元輸出所述第二柵極掃描信號，m為奇數。
[0110]其中，可以理解的是，邏輯反向單元NG能夠將第m級GOA單元的輸入端OUT的信號反相180°后輸出。
[0111]其中可選的，參照圖5所示上述的GOA單元包括:上拉單元41、下拉單元42、復位單元43、閑置輸出單元44和輸出單元45 ；
[0112]所述上拉單兀41連接信號輸入端INPUT、第一電平端V1、第一時鐘信號端CLKA、第二時鐘信號端CLKB、第一節點a、第二節點b、第三節點c和第四節點d ;其中所述上拉單兀41用于在所述信號輸入端INPUT、第一電平端V1、第一時鐘信號端CLKA和第二時鐘信號端CLKB的信號控制下將所述第一節點a的電壓與所述信號輸入端INPUT拉齊，將所述第二節點b的電壓與所述信號輸入端INPUT拉齊或將所述第二節點b的電壓與所述第四節點d的電壓拉齊，將所述第三節點c的電壓與所述第一電平端Vl的電壓拉齊，將所述第四節點d的電壓與所述第一時鐘信號端CLKA的電壓拉齊；
[0113]所述下拉單元42連接第二電平端V2、第三電平端V3、所述閑置輸出端C0UT、所述輸出端OUT、第一節點a、第二節點b、第三節點CC和第四節點dd ;用于在所述第一節點a的信號控制下將所述第三節點c的電壓與所述第二電平端V2拉齊，在所述第三節點c的信號控制下將所述第一節點a及所述第二節點b的電壓與所述第二電平端V2拉齊，在所述第三節點c的信號控制下將所述重置輸出端OUT的電壓與所述第二電平端V2拉齊，在所述在所述第三節點c的信號控制下將所述輸出端OUT的電壓與所述第三電平端V3拉齊，在所述在所述第三節點c的信號控制下將所述第四節點d的電壓與所述第三電平端V3拉齊；
[0114]所述復位單元43連接復位端RESET,第二電平端V2、第一節點a和第二節點b ;用于在所述復位端RESET的信號控制下將所述第一節點a及第二節點b的電壓與所述第二電平端V2拉齊；
[0115]所述閑置輸出單元44連接第一節點a、第二時鐘信號端CLKB，和閑置輸出端COUT ；用于在所述第一節點a的控制下在所述閑置輸出端COUT輸出所述第二時鐘信號端CLKB的信號;
[0116]所述輸出單元45連接第一節點a、第二時鐘信號端CLKB，和輸出端OUT ;用于在所述第一節點a的控制下在所述輸出端OUT輸出所述第二時鐘信號端CLKB的信號。
[0117]進一步的，參照圖6所示，本發明的實施例提供了一種GOA單元的具體結構，其中，所述閑置輸出單元包括:第一晶體管M1，所述第一晶體管Ml的柵極連接第一節點a，所述第一晶體管Ml的源極連接第二時鐘信號端CLKB，所述第一晶體管Ml的漏極連接所述閑置輸出端COUT。
[0118]所述上拉單元包括:第四晶體管M4、第六晶體管M6、第七晶體管M7、第十一晶體管Mil、第十四晶體管M14 ；
[0119]所述第四晶體管M4的柵極和源極連接第一電平端VI，所述第四晶體管M4的漏極連接第二節點b ；
[0120]所述第六晶體管M6的柵極和源極連接所述信號輸入端INPUT，所述第六晶體管M6的漏極第二節點b ；
[0121]所述第七晶體管M7的柵極連接所述第一節點a，所述第七晶體管M7的源極連接所述第二時鐘信號端CLKB，所述第七晶體管M7的漏極連接第四節點d ；
[0122]所述第十一晶體管Mll的柵極連接所述柵極連接所述閑置輸出端C0UT，所述第十一晶體管Mll的源極連接所述第二節點b，所述第十一晶體管Mll的漏極連接所述第四節點d ；
[0123]所述第十四晶體管M14的柵極連接第一時鐘信號端CLKA，所述第十四晶體管M14的源極連接所述第二節點b，所述第十四晶體管M14的漏極連接所述第一節點a。
[0124]所述下拉單元包括:第二晶體管M2、第三晶體管M3、第五晶體管M5、第八晶體管M8、第十晶體管MlO和第十三晶體管M13 ；
[0125]所述第二晶體管M2的柵極連接第三節點C，所述第二晶體管M2的源極連接所述閑置輸出端C0UT，所述第二晶體管M2的漏極連接第二電平端V2 ；
[0126]所述第三晶體管M3的柵極連接所述第一節點a，所述第三晶體管M3的源極連接所述第三節點c，所述第三晶體管M3的漏極連接所述第二電平端V2 ；
[0127]所述第五晶體管M5的柵極連接所述第三節點C，所述第五晶體管M5的源極連接所述第一節點a，所述第五晶體管M5的漏極連接所述第二節點b ；
[0128]所述第八晶體管M8的柵極連接所述第三節點C，所述第八晶體管M8的源極連接所述第四節點d，所述第八晶體管M8的漏極連接第三電平端V3 ；
[0129]所述第十晶體管MlO的柵極連接所述第三節點C，所述第十晶體管MlO的源極連接所述輸出端0UT，所述第十晶體管MlO的漏極連接所述第三電平端V3 ；
[0130]所述第十三晶體管M13的柵極連接所述第三節點C，所述第十三晶體管M13的源極連接所述第二節點b，所述第十三晶體管M13的漏極連接所述第二電平端V2。
[0131]所述復位單元包括:第十二晶體管M12和第十五晶體管M15，其中:
[0132]所述第十二晶體管M12的柵極連接所述復位端RESET，所述第十二晶體管M12的源極連接所述第一節點a，所述第十二晶體管M12的漏極連接所述第二節點b ；
[0133]所述第十五晶體管M15的柵極連接所述復位端RESET，所述第十五晶體管M15的源極連接所述第二節點b，所述第十五晶體管M15的漏極連接所述第二電平端V2。
[0134]所述輸出單元包括第九晶體管M9，所述第九晶體管M9的柵極連接所述第一節點a，所述第九晶體管M9的源極連接所述第二時鐘信號端CLKB，所述第九晶體管M9的漏極連接所述輸出端OUT。
[0135]進一步可選的，所述第一幀起始信號為單脈沖信號，所述第二幀起始信號為多脈沖信號；或者，所述第二幀起始信號為單脈沖信號，所述第二幀起始信號的脈沖寬度包含輸入所述第一柵極驅動單元的時鐘信號的至少兩個時鐘周期。所述第三幀起始信號為單脈沖信號，所述第四幀起始信號為多脈沖信號；或者，所述第四幀起始信號為單脈沖信號，所述第四幀起始信號的脈沖寬度包含輸入所述第二柵極驅動單元的時鐘信號的至少兩個時鐘周期。所述第五幀起始信號為多脈沖信號，所述第六幀起始信號為單脈沖信號；或者，所述第五幀起始信號為單脈沖信號，所述第五幀起始信號的脈沖寬度包含輸入所述第一柵極驅動單元的時鐘信號的至少兩個時鐘周期。
[0136]本發明的實施例應用的一種像素單元11，可以為現有技術中任一種具備Vth補償功能的像素單元，并且像素單元11至少通過兩個柵極掃描信號控制工作時序，這里不再提供像素單元11的具體電路結構。
[0137]參照如圖7、8、9、10所示的時序信號圖，對上述的顯示電路的功能進行介紹，其中，上述GOA單元中各晶體管可以為N型開關晶體管，或P型開關晶體管，以下以N型開關晶體管為例進行說明，其中第一電平端Vl的信號為高電平VGH，第二電平端V2的信號為第一低電平VGL1，第三電平端V3的信號為第二低電平VGL2 ;參照圖2所示，對于第一柵極驅動單元12中的GOA單元，奇數級的GOA單元(如圖2中的S/R2-0、S/R2-1)的第一時鐘信號端CLKA輸入第一時鐘信號CLKl，第二時鐘信號端CLKB輸入第二時鐘信號CLK2，第一級GOA單元的信號輸入端INPUT輸入第一幀起始信號STVl ;其中CLKl和CLK2為一對反相的時鐘信號，即CLKl和CLK2的相位差為180。，例如=CLKl和CLK2占空比相同(示例性的占空比均為50% )、頻率相同、相位差為180° ;其中兩個相鄰的奇數級的GOA單元中一個GOA單元的第一時鐘信號端CLKA輸入的時鐘信號與另一個GOA單元的第一時鐘信號端CLKA輸入的時鐘信號相位相反(即存在180°相位差)；偶數級的GOA單元(如圖2中的S/R1-1、S/R1-2)中，GOA單元S/R1-2X的第一時鐘信號端CLKA輸入第三時鐘信號CLK3、第二時鐘信號端CLKB輸入第四時鐘信號CLK4，GOA單元S/Rl_(2x_l)的第一時鐘信號端CLKA輸入第五時鐘信號CLK5、第二時鐘信號端CLKB輸入第六時鐘信號CLK6 ;第2級GOA單元(S/R1-1)的信號輸入端INPUT輸入第二幀起始信號STV2 ；CLK3和CLK4為一對反相的時鐘信號，即CLK3和CLK4的相位差為180。，例如:CLK3和CLK4占空比相同(示例性的占空比均為50% )、頻率相同、相位差為180° ；CLK5和CLK6為一對反相的時鐘信號，即CLK5和CLK6的相位差為180。，例如:CLK5和CLK6占空比相同(示例性的占空比均為50% )、頻率相同、相位差為180° ；CLK3與CLK5存在預設的相位差，示例性的，CLK3與CLK5存在90°或180°相位差，或者CLK5的脈沖上升沿比CLK3的脈沖的上升沿延遲四分之一周期或二分之一周期；其中，CLK3的頻率與CLKl的頻率不同，如:其中CLK3的頻率大于CLKl的頻率，即CLK3的脈沖寬度小于CLKl的脈沖寬度，CLK5的頻率大于CLKl的頻率，即CLK5的脈沖寬度小于CLKl的脈沖寬度；示例性的CLK3的脈沖寬度為CLKl的脈沖寬度的50%;CLK5的脈沖寬度為CLKl的脈沖寬度的50%。
[0138]其中，第一柵極驅動單元12中對于偶數級的GOA單元，在本級輸出過程中，上拉單元41中的各個晶體管為導通狀態，下拉單元42中的各個晶體管為截止狀態；復位單元43中的各個晶體管為截止狀態，輸出單元45和閑置輸出單元44中的各個晶體管的導通狀態。參照圖7所示，第2級GOA單元(S/R1-1)的輸出端輸出多脈沖信號，參照圖8所示，提供一種多脈沖信號的具體實現方式，第二幀起始信號STV2為多脈沖信號；或者，如圖9所示，通過調整第二幀起始信號STV2脈沖寬度，使得STV2的脈沖寬度包含輸入所述第一柵極驅動單元的時鐘信號CLK4的至少兩個時鐘周期，即在STV2的一個脈沖寬度的時長中，CLK4包含四個脈沖信號；針對圖9，如果各晶體管為高電平導通，在STV2的一個高電平脈沖的時間周期內，CLK4為高電平時，輸出單元能夠將CLK4的信號作為第2級GOA單元(S/R1-1)的輸出信號，由于在STV2的一個脈沖寬度的時長中，CLK4包含四個脈沖信號，因此第2級GOA單兀(S/R1-1)的輸出端輸出的信號為包含4個脈沖的多脈沖信號,對于之后的第2η級GOA單元因為2η-2級的GOA單元的COUT端輸出的為多脈沖信號，因此第2η級GOA單元的信號輸入端INPUT也為多脈沖信號(即進位信號也為多脈沖信號)，因此第2n級GOA單元的輸出端OUT也得到多脈沖信號的輸出。
[0139]在本級非輸出過程中，上拉單元41中的各個晶體管為截止狀態，下拉單元42中的各個晶體管為導通狀態；復位單元43中的各個晶體管為導通狀態，輸出單元45和閑置輸出單元44中的各個晶體管的截止狀態；此時輸出單元45的OUT端不輸出，閑置輸出單元44的COUT端也不輸出。
[0140]第一柵極驅動單元12中對于奇數級的GOA單元，在本級輸出過程中，上拉單元41中的各個晶體管為導通狀態，下拉單元42中的各個晶體管為截止狀態；復位單元43中的各個晶體管為截止狀態，輸出單元45和閑置輸出單元44中的各個晶體管的導通狀態；示例性的，參照圖7所示，第3級GOA單元(S/R2-1)的輸出端輸出單脈沖信號，因此第一柵極驅動單元12中奇數級的GOA單元序列均輸出單脈沖信號，其為常規方式本發明的實施例不在結合STVl及CLKl和CLK2的時序附圖進行詳述。在本級非輸出過程中，上拉單元41中的各個晶體管為截止狀態，下拉單元42中的各個晶體管為導通狀態；復位單元43中的各個晶體管為導通狀態，輸出單元45和閑置輸出單元44中的各個晶體管的截止狀態；此時輸出單元45的OUT端不輸出，閑置輸出單元44的COUT端也不輸出。
[0141]第2n級的GOA單元的輸出信號和第2n+l級的GOA單元的輸出信號通過邏輯或單元OR進行疊加輸出，得到第η行像素單元的柵極驅動信號Gatal (η)，如圖7所示，將第2級GOA單元(S/R1-1)的輸出端輸出的包含四個脈沖的多脈沖信號與第3級GOA單元(S/R2-1)的輸出端輸出單脈沖信號疊加輸出得到Gatal，由于CLK3的脈沖寬度小于CLKl的脈沖寬度，CLK5的脈沖寬度小于CLKl的脈沖寬度，因此Gatal包含一個寬脈沖信號和至少一個波形固定的窄脈沖信號，其中圖6-10中Gatal包含一個寬脈沖信號和四個波形固定的窄脈沖信號只是一種示例，本發明的實施例中不限于其他形式的組合。
[0142]對于圖3所示的第二柵極驅動單元13的工作原理，由于相對于圖2所示的第一柵極驅動單元12，圖3所示的第二柵極驅動單元13中僅增加了邏輯反向單元，因此僅是將圖2所示的第一柵極驅動單元12輸出的第一柵極掃描信號反相180°后用作第二柵極掃描信號，其中兩個幀起始信號中，第五幀起始信號STV5類似于第三幀起始信號STV3，第六幀起始信號STV6類似于第四幀起始信號STV4，具體原理這里不再贅述。
[0143]對于圖4所示的第二柵極驅動單元13中的GOA單元，奇數級的GOA單元的第一時鐘信號端CLKA輸入第七時鐘信號CLK7，第二時鐘信號端CLKB輸入第八時鐘信號CLK8，第I級GOA單元的信號輸入端INPUT輸入第五幀起始信號STV5 ;其中CLK7和CLK8為一對反相的時鐘信號，即CLK7和CLK8的相位差為180。，例如:CLK7和CLK8占空比相同(示例性的占空比均為50% )、頻率相同、相位差為180° ;其中兩個相鄰的奇數級的GOA單元中一個GOA單元的第一時鐘信號端CLKA輸入的時鐘信號與另一個GOA單元的第一時鐘信號端CLKA輸入的時鐘信號相位相反(即存在180°相位差)；偶數級的GOA單元的第一時鐘信號端CLKA輸入第九時鐘信號CLK9、第二時鐘信號端CLKB輸入第十時鐘信號CLK10，第2級GOA單元的信號輸入端INPUT輸入第六幀起始信號STV6 ;其中CLK9和CLKlO為一對反相的時鐘信號，即CLK9和CLKlO的相位差為180。，例如:CLK9和CLKlO占空比相同(示例性的占空比均為50%)、頻率相同、相位差為180°，其中兩個相鄰的偶數級的GOA單元中一個GOA單元的第一時鐘信號端CLKA輸入的時鐘信號與另一個GOA單元的第一時鐘信號端CLKA輸入的時鐘信號相位相反(即存在180°相位差)；
[0144]其中，參照圖10所示，第二柵極驅動單元13中對于奇數級的GOA單元，在本級輸出過程中，上拉單元41中的各個晶體管為導通狀態，下拉單元42中的各個晶體管為截止狀態；復位單元43中的各個晶體管為截止狀態，輸出單元45和閑置輸出單元44中的各個晶體管的導通狀態；類似于第一柵極驅動單元12中的偶數級的GOA單元，第二柵極驅動單元13中的奇數級GOA單元輸出多脈沖信號，通過邏輯反相單元NG進行180°反相處理后作為第(m+1)/2行像素單元的柵極驅動信號Gata2，其中m為奇數。在本級非輸出過程中，上拉單元41中的各個晶體管為截止狀態，下拉單元42中的各個晶體管為導通狀態；復位單元43中的各個晶體管為導通狀態，輸出單元45和閑置輸出單元44中的各個晶體管的截止狀態；此時輸出單元45的OUT端不輸出，閑置輸出單元44的COUT端也不輸出。
[0145]第二柵極驅動單元13中對于偶數級的GOA單元，在本級輸出過程中，上拉單元41中的各個晶體管為導通狀態，下拉單元42中的各個晶體管為截止狀態；復位單元43中的各個晶體管為截止狀態，輸出單元45和閑置輸出單元44中的各個晶體管的導通狀態；第二柵極驅動單元13中的偶數級的GOA單元進通過COUT端為相鄰的上一級偶數級的GOA單元提供復位端RESET輸入的復位信號，該復位信號可以為單脈沖信號，第3級GOA單元(S/R2-1)，類似于第一柵極驅動單元12中的奇數級的GOA單元，這里不再贅述。在本級非輸出過程中，上拉單元41中的各個晶體管為截止狀態，下拉單元42中的各個晶體管為導通狀態；復位單元43中的各個晶體管為導通狀態，輸出單元45和閑置輸出單元44中的各個晶體管的截止狀態；此時輸出單元45的OUT端不輸出，閑置輸出單元44的COUT端也不輸出。
[0146]當然上述圖7、8、9、10提供的第一柵極驅動單元12生成的第一柵極驅動信號和第二柵極驅動單元13生成的第二柵極驅動信號的時序狀態只是一種可能的實現形式，在調整輸入GOA單元的時鐘信號和幀起始信號時還能產生其他時序狀態的第一柵極驅動信號和第二柵極驅動信號輸出，這里不做具體限定。
[0147]參照圖11所示，本發明的實施例提供一種顯示電路的驅動方法，包括如下步驟:
[0148]101、通過第一柵極驅動單元向像素單元輸入第一柵極掃描信號；
[0149]102、通過第二柵極驅動單元向所述像素單元輸入第二柵極掃描信號；
[0150]103、通過所述第一柵極掃描信號和所述第二柵極掃描信號控制所述像素單元同時進行閾值補償和灰階顯示。
[0151]可選的，所述第一柵極掃描信號和所述第二柵極掃描信號為多脈沖信號。可選的，所述第一柵極掃描信號為包含至少兩種脈沖寬度的脈沖信號，和/或所述第二柵極掃描信號為包含至少兩種脈沖寬度的脈沖信號。
[0152]上述方案中，通過第一柵極驅動單元向像素單元輸入第一柵極掃描信號；通過第二柵極驅動單元向所述像素單元輸入第二柵極掃描信號；通過所述第一柵極掃描信號和所述第二柵極掃描信號控制所述像素單元同時進行閾值補償和灰階顯示，由于像素單元的閾值補償和灰階顯示可以在兩個柵極驅動單元的信號控制下同時進行，因此能夠降低顯示電路的設計復雜度，有利于提高顯示面板的像素密度，從而提高顯示面板的分辨率。
[0153]本發明的實施例提供一種顯示裝置，包括:上述的任一顯示電路。其中，顯示電路，包括像素單元、第一柵極驅動單元和第二柵極驅動單元。該顯示裝置可以為電子紙、手機、電視、數碼相框等等顯示設備。
[0154]以上所述，僅為本發明的【具體實施方式】，但本發明的保護范圍并不局限于此，任何熟悉本【技術領域】的技術人員在本發明揭露的技術范圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護范圍之內。因此，本發明的保護范圍應所述以權利要求的保護范圍為準。
【權利要求】
1.一種顯示電路，其特征在于，包括像素單元、第一柵極驅動單元和第二柵極驅動單元; 其中，所述第一柵極驅動單元用于向所述像素單元輸入第一柵極掃描信號； 所述第二柵極驅動單元用于向所述像素單元輸入第二柵極掃描信號； 所述像素單元用于在所述第一柵極掃描信號和所述第二柵極掃描信號的控制下同時進行閾值補償和灰階顯示。
2.根據權利要求1所述的顯示電路，其特征在于，所述第一柵極驅動單元包括:至少三個GOA單元，每個所述GOA單元包括:信號輸入端、輸出端、復位端和閑置輸出端； 其中，第I級GOA單元的信號輸入端輸入第一幀起始信號，第I級GOA單元的復位端連接第3級GOA單元的閑置輸出端； 第2級GOA單元的信號輸入端輸入第二幀起始信號； 第2η級GOA單元的復位端連接第2η-1級GOA單元的閑置輸出端和第2η+1級GOA單兀的信號輸入端； 第2η+1級GOA單元的復位端連接第2η+3級GOA單元的閑置輸出端； 第2η+2級GOA單元的信號輸入端連接第2η_2級GOA單元的閑置輸出端； 所述第2η級GOA單元的輸出端和第2η+1級GOA單元的輸出端通過邏輯或單元向第η行像素單元輸出所述第一柵極掃描信號，其中，η為正整數。
3.根據權利要求1所述的顯示電路，其特征在于，所述第二柵極驅動單元包括:至少三個GOA單元，每個所述GOA單元包括:信號輸入端、輸出端、復位端和閑置輸出端； 其中，第I級GOA單元的信號輸入端輸入第三幀起始信號，第I級GOA單元的復位端連接第3級GOA單元的閑置輸出端； 第2級GOA單元的信號輸入端輸入第四幀起始信號； 第2η級GOA單元的復位端連接第2η-1級GOA單元的閑置輸出端和第2η+1級GOA單兀的信號輸入端； 第2η+1級GOA單元的復位端連接第2η+3級GOA單元的閑置輸出端； 第2η+2級GOA單元的信號輸入端連接第2η_2級GOA單元的閑置輸出端； 所述第2η級GOA單元的輸出端和第2η+1級GOA單元的輸出端連接至邏輯或單元的輸入端，所述邏輯或單元的輸出端連接至邏輯反向單元的輸入端，所述邏輯反向單元的輸出端輸出所述第二柵極掃描信號，其中，η為正整數。
4.根據權利要求1所述的顯示電路，其特征在于，所述第二柵極驅動單元包括:至少兩個GOA單元，每個所述GOA單元包括:信號輸入端、輸出端、復位端和閑置輸出端； 除第I級GOA單元和第2級GOA單元外，第m級GOA單元單元的信號輸入端連接第m_2級GOA單元的閑置輸出端；第m級GOA單元單元的復位端連接第m+1級GOA單元的閑置輸出端?’第m+1級GOA單元的信號輸入端連接第m-Ι級GOA單元的閑置輸出端?’第m+1級GOA單元的信號復位端連接第m+3級GOA單元的閑置輸出端； 第I級GOA單元的復位端連接第2級GOA單元的閑置輸出端；第2級GOA單元的復位立而連接弟4級GOA單兀的閑直輸出?而； 其中第I級GOA單元的信號輸入端輸入第五幀起始信號，第2級GOA單元的信號輸入端輸入第六幀起始信號； 第m級GOA單元的輸出端通過邏輯反向單元向第(m+1) /2行像素單元輸出所述第二柵極掃描信號，m為奇數。
5.根據權利要求2-4任一項所述的顯示電路，其特征在于，所述GOA單元包括:上拉單元、下拉單元、復位單元、閑置輸出單元和輸出單元； 所述上拉單元連接信號輸入端、第一電平端、第一時鐘信號端、第二時鐘信號端、第一節點、第二節點、第三節點和第四節點；其中所述上拉單元用于在所述信號輸入端、第一電平端、第一時鐘信號端和第二時鐘信號端的信號控制下將所述第一節點的電壓與所述信號輸入端拉齊，將所述第二節點的電壓與所述信號輸入端拉齊或將所述第二節點的電壓與所述第四節點的電壓拉齊，將所述第三節點的電壓與所述第一電平端的電壓拉齊，將所述第四節點的電壓與所述第一時鐘信號端的電壓拉齊； 所述下拉單元連接第二電平端、第三電平端、所述閑置輸出端、所述輸出端、第一節點、第二節點、第三節點和第四節點；用于在所述第一節點的信號控制下將所述第三節點的電壓與所述第二電平端拉齊，在所述第三節點的信號控制下將所述第一節點及所述第二節點的電壓與所述第二電平端拉齊，在所述第三節點的信號控制下將所述重置輸出端的電壓與所述第二電平端拉齊，在所述第三節點的信號控制下將所述輸出端的電壓與所述第三電平端拉齊，在所述第三節點的信號控制下將所述第四節點的電壓與所述第三電平端拉齊； 所述復位單元連接復位端，第二電平端、第一節點和第二節點，用于在所述復位端的信號控制下將所述第一節點及第二節點的電壓與所述第二電平端拉齊； 所述閑置輸出單元連接第一節點、第二時鐘信號端和閑置輸出端；用于在所述第一節點的控制下在所述閑置輸出端輸出所述第二時鐘信號端的信號； 所述輸出單元連接第一節點、第二時鐘信號端和輸出端，用于在所述第一節點的控制下在所述輸出端輸出所述第二時鐘信號端的信號。
6.根據權利要求5所述的顯示電路，其特征在于，所述閑置輸出單元包括:第一晶體管，所述第一晶體管的柵極連接第一節點，所述第一晶體管的源極連接第二時鐘信號端，所述第一晶體管的漏極連接所述閑置輸出端。
7.根據權利要求5所述的顯示電路，其特征在于，所述上拉單元包括:第四晶體管、第六晶體管、第七晶體管、第十一晶體管、第十四晶體管； 所述第四晶體管的柵極和源極連接第一電平端，所述第四晶體管的漏極連接第二節占.所述第六晶體管的柵極和源極連接所述信號輸入端，所述第六晶體管的漏極第二節占.所述第七晶體管的柵極連接所述第一節點，所述第七晶體管的源極連接所述第二時鐘信號端，所述第七晶體管的漏極連接第四節點； 所述第十一晶體管的柵極連接所述柵極連接所述閑置輸出端，所述第十一晶體管的源極連接所述第二節點，所述第十一晶體管的漏極連接所述第四節點； 所述第十四晶體管的柵極連接第一時鐘信號端，所述第十四晶體管的源極連接所述第二節點，所述第十四晶體管的漏極連接所述第一節點。
8.根據權利要求5所述的顯示電路，其特征在于，所述下拉單元包括:第二晶體管、第三晶體管、第五晶體管、第八晶體管、第十晶體管和第十三晶體管； 所述第二晶體管的柵極連接第三節點，所述第二晶體管的源極連接所述閑置輸出端，所述第二晶體管的漏極連接第二電平端； 所述第三晶體管的柵極連接所述第一節點，所述第三晶體管的源極連接所述第三節點，所述第三晶體管的漏極連接所述第二電平端； 所述第五晶體管的柵極連接所述第三節點，所述第五晶體管的源極連接所述第一節點，所述第五晶體管的漏極連接所述第二節點； 所述第八晶體管的柵極連接所述第三節點，所述第八晶體管的源極連接所述第四節點，所述第八晶體管的漏極連接第三電平端； 所述第十晶體管的柵極連接所述第三節點，所述第十晶體管的源極連接所述輸出端，所述第十晶體管的漏極連接所述第三電平端； 所述第十三晶體管的柵極連接所述第三節點，所述第十三晶體管的源極連接所述第二節點，所述第十三晶體管的漏極連接所述第二電平端。
9.根據權利要求5所述的顯示電路，其特征在于，所述復位單元包括:第十二晶體管和第十五晶體管，其中: 所述第十二晶體管的柵極連接所述復位端，所述第十二晶體管的源極連接所述第一節點，所述第十二晶體管的漏極連接所述第二節點； 所述第十五晶體管的柵極連接所述復位端，所述第十五晶體管的源極連接所述第二節點，所述第十五晶體管的漏極連接所述第二電平端。
10.根據權利要求5所述的顯示電路，其特征在于，所述輸出單元包括第九晶體管，所述第九晶體管的柵極連接所述第一節點，所述第九晶體管的源極連接所述第二時鐘信號端，所述第九晶體管的漏極連接所述輸出端。
11.根據權利要求2所述的顯示電路，其特征在于，所述第一幀起始信號為單脈沖信號，所述第二幀起始信號為多脈沖信號； 或者，所述第二幀起始信號為單脈沖信號，所述第二幀起始信號的脈沖寬度包含輸入所述第一柵極驅動單元的時鐘信號的至少兩個時鐘周期。
12.根據權利要求3所述的顯示電路，其特征在于，所述第三幀起始信號為單脈沖信號，所述第四幀起始信號為多脈沖信號； 或者，所述第四幀起始信號為單脈沖信號，所述第四幀起始信號的脈沖寬度包含輸入所述第二柵極驅動單元的時鐘信號的至少兩個時鐘周期。
13.根據權利要求4所述的顯示電路，其特征在于，所述第五幀起始信號為多脈沖信號，所述第六幀起始信號為單脈沖信號； 或者，所述第五幀起始信號為單脈沖信號，所述第五幀起始信號的脈沖寬度包含輸入所述第一柵極驅動單元的時鐘信號的至少兩個時鐘周期。
14.一種顯示電路的驅動方法，其特征在于， 通過第一柵極驅動單元向像素單元輸入第一柵極掃描信號； 通過第二柵極驅動單元向所述像素單元輸入第二柵極掃描信號； 通過所述第一柵極掃描信號和所述第二柵極掃描信號控制所述像素單元同時進行閾值補償和灰階顯示。
15.根據權利要求14所述的方法，其特征在于，所述第一柵極掃描信號和所述第二柵極掃描信號為多脈沖信號。
16.根據權利要求14所述的方法，其特征在于，所述第一柵極掃描信號為包含至少兩種脈沖寬度的脈沖信號，和/或所述第二柵極掃描信號為包含至少兩種脈沖寬度的脈沖信號。
17.一種顯示裝置，其特征在于，包括:權利要求1-13任一項所述的顯示電路。
【文檔編號】G09G3/32GK104282269SQ201410554799
【公開日】2015年1月14日 申請日期:2014年10月17日 優先權日:2014年10月17日
【發明者】曹昆, 吳仲遠, 宋琛 申請人:京東方科技集團股份有限公司