本發(fā)明屬于顯示控制技術領域，具體地說，尤其涉及一種GOA驅(qū)動電路。

背景技術：

GOA(Gate Driver On Array，集成在陣列基板上的行掃描)是利用現(xiàn)有薄膜晶體管液晶顯示器陣列制程，將行掃描驅(qū)動信號電路制作在陣列基板上，實現(xiàn)逐行掃描驅(qū)動的一項技術。

現(xiàn)有傳統(tǒng)的CMOS GOA電路設計中規(guī)中矩，其對時鐘控制信號的使用并沒有進行太多的優(yōu)化，導致用于產(chǎn)生時鐘信號的負載和功耗較大，使得整個GOA電路的功耗很難減小。

技術實現(xiàn)要素：

本發(fā)明提供了一種GOA驅(qū)動電路，不采用時鐘控制信號控制輸入控制模塊，可以有效地降低產(chǎn)生時鐘控制信號的負載和電路的功耗。

根據(jù)本發(fā)明的一個實施例，提供了一種GOA驅(qū)動電路，包括：

輸入控制模塊，用于輸入級傳信號；

鎖存模塊，用于鎖存輸入的級傳信號；

處理模塊，用于將所述鎖存模塊輸出的級傳信號處理為第一中間信號；

緩存模塊，用于緩存并處理所述第一中間信號為柵極驅(qū)動信號和第二中間信號，所述第一中間信號和所述第二中間信號的相位相反，

其中，由上一級GOA驅(qū)動電路和下一級GOA驅(qū)動電路輸出的所述第一中間信號和/或所述第二中間信號控制所述輸入控制模塊來輸入級傳信號，以及控制所述鎖存模塊鎖存由所述輸入控制模塊輸入的級傳信號。

根據(jù)本發(fā)明的一個實施例，所述輸入控制模塊包括：

第一晶體管，其為P型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第一中間信號，源極用于輸入第一控制信號，漏極連接所述鎖存模塊；

第二晶體管，其為N型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第二中間信號，源極用于輸入第二控制信號，漏極連接所述鎖存模塊。

根據(jù)本發(fā)明的一個實施例，所述鎖存模塊包括：

第一反相器，其輸入端連接所述第一晶體管和所述第二晶體管的漏極，輸出端連接所述處理模塊；

第三晶體管，其為P型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第二中間信號，漏極連接所述第一反相器的輸入端；

第四晶體管，其為N型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第一中間信號，漏極連接所述第三晶體管的源極；

第二反相器，其輸入端連接所述第一反相器的輸出端，輸出端連接所述第四晶體管的源極。

根據(jù)本發(fā)明的一個實施例，所述輸入控制模塊包括：

第一晶體管，其為P型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第一中間信號，源極用于輸入第一控制信號，漏極連接所述鎖存模塊；

第二晶體管，其為N型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第二中間信號，源極用于輸入第二控制信號，漏極連接所述鎖存模塊。

根據(jù)本發(fā)明的一個實施例，所述鎖存模塊包括：

第一反相器，其輸入端連接所述第一晶體管和所述第二晶體管的漏極；

第二反相器，其輸入端連接所述第一反相器的輸出端，輸出端連接所述處理模塊；

第三晶體管，其為N型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第一中間信號，漏極連接所述第一反相器的輸入端；

第四晶體管，其為P型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第二中間信號，漏極連接所述第三晶體管的源極，源極連接所述第二反相器的輸出端。

根據(jù)本發(fā)明的一個實施例，所述輸入控制模塊包括：

第一晶體管，其為N型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第二中間信號，源極用于輸入第二控制信號，漏極連接所述鎖存模塊；

第二晶體管，其為N型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第二中間信號，源極用于輸入第二控制信號，漏極連接所述鎖存模塊。

根據(jù)本發(fā)明的一個實施例，所述鎖存模塊包括：

第一反相器，其輸入端連接所述第一晶體管的漏極，輸出端連接所述處理模塊；

第三晶體管，其為P型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第二中間信號，漏極連接所述第一反相器的輸入端；

第四晶體管，其為P型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第二中間信號，源極連接所述第一反相器的輸出端；

第二反相器，其輸入端連接所述第三晶體管的漏極，輸出端連接所述第四晶體管的源極。

根據(jù)本發(fā)明的一個實施例，所述輸入控制模塊包括：

第一晶體管，其為P型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第一中間信號，源極用于輸入第一控制信號，漏極連接所述鎖存模塊；

第二晶體管，其為P型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第一中間信號，源極用于輸入第一控制信號，漏極連接所述鎖存模塊。

根據(jù)本發(fā)明的一個實施例，所述鎖存模塊包括：

第一反相器，其輸入端連接所述第一晶體管的漏極，輸出端連接所述處理模塊；

第三晶體管，其為N型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第一中間信號，漏極連接所述第一反相器的輸入端；

第四晶體管，其為N型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第一中間信號，源極連接所述第一反相器的輸出端；

第二反相器，其輸入端連接所述第四晶體管的漏極，輸出端連接所述第三晶體管的源極。

根據(jù)本發(fā)明的一個實施例，

所述處理模塊包括一與非門，其第一輸入端連接所述鎖存模塊的輸出端，第二輸入端連接第一時序驅(qū)動信號，輸出端與所述緩存模塊連接并輸出所述第一中間信號，

所述緩存模塊包括串聯(lián)的第三反相器、第四反相器和第五反相器，其中，

所述第三反相器的輸入端連接所述處理模塊，輸出端連接所述第四反相器的輸入端；

所述第四反相器的輸出端連接所述第五反相器的輸入端，并輸出所述第二中間信號；

所述第五反相器的輸出端輸出柵極驅(qū)動信號，

所述復位模塊包括第六反相器及與所述第六反相器連接的第五晶體管，其中，

所述第六反相器的輸出端連接所述緩存模塊的輸出端，輸入端分別連接所述第五晶體管的漏極和所述第六反相器的輸入端；

所述第五晶體管的源極引入第一控制信號，柵極引入復位信號。

本發(fā)明的有益效果：

本發(fā)明提供的GOA驅(qū)動電路，不采用時鐘控制信號控制輸入控制模塊，有效地降低了產(chǎn)生時鐘控制信號的負載和電路的功耗。

本發(fā)明的其它特征和優(yōu)點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點可通過在說明書、權利要求書以及附圖中所特別指出的結(jié)構來實現(xiàn)和獲得。

附圖說明

為了更清楚地說明本發(fā)明實施例中的技術方案，下面將對實施例描述中所需要的附圖做簡單的介紹：

圖1是現(xiàn)有技術中一種GOA驅(qū)動電路示意圖；

圖2a-2c是圖1中部分電路元器件的內(nèi)部結(jié)構示意圖；

圖3是圖1掃描時的工作時序圖；

圖4是根據(jù)本發(fā)明的一個實施例的驅(qū)動電路結(jié)構圖；

圖5是根據(jù)本發(fā)明的第一個實施例的驅(qū)動電路結(jié)構圖；

圖6是根據(jù)本發(fā)明的第二個實施例的驅(qū)動電路結(jié)構圖；

圖7是根據(jù)本發(fā)明的第三個實施例的驅(qū)動電路結(jié)構圖；

圖8是根據(jù)本發(fā)明的第四個實施例的驅(qū)動電路結(jié)構圖；

圖9是根據(jù)本發(fā)明的一個實施例的驅(qū)動架構示意圖；

圖10是根據(jù)本發(fā)明的一個實施例的驅(qū)動電路掃描時的工作時序圖；

圖11是根據(jù)本發(fā)明的一個實施例的掃描時的仿真波形時序圖；

圖12是根據(jù)本發(fā)明的另一個實施例的掃描時的仿真波形時序圖。

具體實施方式

以下將結(jié)合附圖及實施例來詳細說明本發(fā)明的實施方式，借此對本發(fā)明如何應用技術手段來解決技術問題，并達成技術效果的實現(xiàn)過程能充分理解并據(jù)以實施。需要說明的是，只要不構成沖突，本發(fā)明中的各個實施例以及各實施例中的各個特征可以相互結(jié)合，所形成的技術方案均在本發(fā)明的保護范圍之內(nèi)。

如圖1所示是現(xiàn)有技術中一種傳統(tǒng)的CMOS GOA驅(qū)動電路，該電路采用交錯驅(qū)動方式，單邊GOA驅(qū)動電路需要兩條時鐘控制信號CK走線(如時鐘控制信號CK1走線、時鐘控制信號CK2走線)，一條啟動信號STV走線(未示出)，一條復位信號RESET走線，一條高電位信號VGH走線和一條低電位信號VGL走線。如圖1所示，這種CMOS GOA驅(qū)動電路主要由如下幾個部分組成。

輸入控制模塊100用于GOA驅(qū)動電路的信號輸入控制，通過CK1信號和XCK1信號控制其內(nèi)部的時鐘控制反相器，實現(xiàn)上一級Q點信號的傳輸；鎖存模塊200通過對其內(nèi)部時鐘控制反相器的控制，實現(xiàn)本級Q點信號的鎖存；RESET模塊300包括一晶體管PTFT1和反相器IN2，用于電路中信號節(jié)點的復位處理；Q點信號的處理模塊400(與非門NAND)通過CK3信號與Q點信號的與非處理，產(chǎn)生本級的柵極驅(qū)動信號；柵極驅(qū)動信號緩存處理模塊500，包括三個串聯(lián)的反相器IN3、IN4、IN5，用于提高柵極驅(qū)動信號的驅(qū)動能力。其中，圖1中的Q(N)表示第N級GOA驅(qū)動電路的Q點信號，Q點是用于控制柵極驅(qū)動信號輸出的點；P(N)表示第N級GOA驅(qū)動電路的P點信號，P點是用于控制在電路非作用期間保持電路穩(wěn)定輸出的點。CK1信號經(jīng)反相器IN1反相后得到XCK1信號。Q(N-1)是第N級GOA驅(qū)動電路的級傳信號。

如圖2a-2c是圖1中CMOS GOA驅(qū)動電路中部分元器件的等效電路圖，其中，圖2a為圖1中各反相器對應的等效電路，圖2b為圖1中時鐘控制反相器對應的等效電路，圖2c為圖1中與非門對應的等效電路。

圖3是圖1所示GOA驅(qū)動電路的工作時序圖，由圖3分析可知，圖1所示電路的工作原理為：在級傳信號Q(N-1)輸入之前，所有GOA驅(qū)動電路先進行復位處理，所有電路的Q節(jié)點復位為低電平，柵極驅(qū)動信號為低電平；當上一級Q點信號和本級控制輸入的CK1信號的高電平脈沖信號同時來臨時，Q(N)點被充電至高電平，當控制輸入的CK1信號變成低電平時，鎖存模塊200鎖存Q(N)點的高電平信號；當與非門的控制CK3信號的高電平脈沖信號來臨時，GATE(n)信號輸出高電平信號，即產(chǎn)生本級的柵極驅(qū)動信號；當控制輸入的CK1信號的高電平脈沖信號再一次來臨時，Q(N)點被充電至低電平，之后，Q(N)點一直鎖存和輸入低電平信號，GATE(N)信號維持穩(wěn)定的低電平輸出。

由以上分析可知，現(xiàn)有的COMS GOA驅(qū)動電路輸入控制模塊100需要CK1信號進行控制，其用于產(chǎn)生CK1信號的電路和負載消耗較大，使得整個GOA電路的功耗很難減小。

因此，本發(fā)明提供了一種GOA驅(qū)動電路，其輸入控制模塊100不需要CK1信號進行控制，有效地降低用于產(chǎn)生CK1信號的負載和電路的功耗。如圖4所示為根據(jù)本發(fā)明的一個實施例的GOA驅(qū)動電路結(jié)構圖，以下參考圖4來對本發(fā)明進行詳細說明。

該GOA驅(qū)動電路包括輸入控制模塊21、鎖存模塊22、處理模塊23和緩存模塊24。輸入控制模塊21用于輸入級傳信號；鎖存模塊22用于鎖存輸入的級傳信號；處理模塊23用于將鎖存模塊輸出的級傳信號處理為第一中間信號；緩存模塊24用于緩存并處理第一中間信號為柵極驅(qū)動信號和第二中間信號，第一中間信號和第二中間信號的相位相反，其中，由上一級GOA驅(qū)動電路和下一級GOA驅(qū)動電路輸出的第一中間信號和/或第二中間信號控制輸入控制模塊21來輸入級傳信號，以及控制鎖存模塊22鎖存由輸入控制模塊21輸入的級傳信號。

本發(fā)明提供的GOA驅(qū)動電路，鎖存模塊22與輸入控制模塊21不采用時鐘控制信號控制，有效地降低了產(chǎn)生時鐘控制信號的負載和電路的功耗。

根據(jù)本發(fā)明的一個實施例，該輸入控制模塊21包括第一晶體管T11和第二晶體管T12，如圖5所示。第一晶體管T11為P型晶體管，其柵極用于輸入下一級GOA驅(qū)動電路輸出的第一中間信號XP((N+1)，源極用于輸入第一控制信號VGH，漏極連接鎖存模塊22；第二晶體管T12為N型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第二中間信號P((N-1)，源極用于輸入第二控制信號VGL，漏極連接鎖存模塊22。圖5所示的GOA驅(qū)動電路去除了傳統(tǒng)CMOS GOA電路中的時鐘控制反相器模塊，輸入控制模塊不采用CK1信號進行控制，直接采用上一級的第一中間信號和下一級的第二中間信號分別對本級的Q點進行上拉和下拉的處理。

如圖5所示，利用T12、T13和P(N-1)信號對本級Q點信號進行上拉處理，T12晶體管用于Q點信號的傳輸，T13晶體管用于鎖存環(huán)路的開關控制，P(N-1)為上一級GOA電路的第二中間信號，用于T12和T13晶體管的開關控制。利用T11、T14和XP(N+1)信號對本級Q點信號進行下拉處理，T11晶體管用于Q點信號低電平信號的傳輸，T14晶體管用于鎖存環(huán)路的開關控制，XP(N+1)為下一級GOA電路的第一中間信號。圖5所示電路利用PTFT進行VGH信號的傳遞，利用NTFT進行VGL信號的傳遞，可以減小傳輸信號的門限電壓Vth損失。

根據(jù)本發(fā)明的一個實施例，該鎖存模塊包括第一反相器IN11、第二反相器IN12、第三晶體管T13和第四晶體管T14，如圖5所示。第一反相器IN11的輸入端連接第一晶體管T11和第二晶體管T12的漏極，輸出端連接處理模塊23；第三晶體管T13為P型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第二中間信號P(N-1)，漏極連接第一反相器IN11的輸入端；第四晶體管T14為N型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第一中間信號XP(N+1)，漏極連接第三晶體管T13的源極；第二反相器IN12的輸入端連接第一反相器IN11的輸出端，輸出端連接第四晶體管T14的源極。

根據(jù)本發(fā)明的一個實施例，該輸入控制模塊包括第一晶體管T21和第二晶體管T22，如圖6所示。第一晶體管T21為P型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第一中間信號XP(N-1)，源極用于輸入第一控制信號VGH，漏極連接鎖存模塊23.第二晶體管T22為N型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第二中間信號P(N+1)，源極用于輸入第二控制信號VGL，漏極連接鎖存模塊23。

根據(jù)本發(fā)明的一個實施例，該鎖存模塊包括第一反相器IN21、第二反相器IN22、第三晶體管T23和第四晶體管T24，如圖6所示。第一反相器IN21的輸入端連接第一晶體管T11和第二晶體管T12的漏極；第二反相器IN22的輸入端連接第一反相器IN21的輸出端，輸出端連接處理模塊23；第三晶體管T23為P型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第二中間信號P(N+1)，漏極連接第二反相器IN22的輸出端；第四晶體管T24為N型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第一中間信號XP(N-1)，漏極連接第三晶體管T23的源極，源極連接第一反相器IN21的輸入端。

由圖5和圖6可知，第三晶體管和第四晶體管用于鎖存模塊中鎖存回路的開關控制。如圖5所示，該鎖存回路由第一反相器IN11、第二反相器IN12、第三晶體管T13和第四晶體管T14構成。當級傳信號通過第一晶體管T11或第二晶體管T12到達鎖存模塊后，上一級GOA驅(qū)動電路輸出的第二中間信號P(N-1)為低電平，下一級GOA驅(qū)動電路輸出的第一中間信號XP(N+1)為高低電平，此時第三晶體管T13和第四晶體管T14打開，級傳信號保存在鎖存回路中。如圖6所示，該鎖存回路由第一反相器IN21、第二反相器IN22、第三晶體管T23和第四晶體管T24構成。當級傳信號通過第一晶體管T21或第二晶體管T22到達鎖存模塊后，上一級GOA驅(qū)動電路輸出的第一中間信號XP(N-1)為高電平，下一級GOA驅(qū)動電路輸出的第二中間信號P(N+1)為低電平，此時第三晶體管T23和第四晶體管T24打開，級傳信號保存在鎖存回路中。在本發(fā)明中，鎖存模塊不采用時鐘控制信號控制，可以有效降低產(chǎn)生時鐘控制信號的負載和電路的功耗。

根據(jù)本發(fā)明的一個實施例，該輸入控制模塊包括第一晶體管T31和第二晶體管T32，如圖7所示。第一晶體管T31為N型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第二中間信號P(N-1)，源極用于輸入第二控制信號VGL，漏極連接鎖存模塊22；第二晶體管T32為N型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第二中間信號P(N+1)，源極用于輸入第二控制信號VGL，漏極連接鎖存模塊22。

根據(jù)本發(fā)明的一個實施例，該鎖存模塊包括第一反相器IN31、第二反相器IN32、第三晶體管T33和第四晶體管T34，如圖7所示。第一反相器IN31輸入端連接第一晶體管T31的漏極，輸出端連接處理模塊；第三晶體管T33為P型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第二中間信號P(N-1，漏極連接第一反相器IN31的輸入端；第四晶體管T34為P型晶體管，其柵極用于輸入下一級GOA驅(qū)動電路輸出的第二中間信號P(N+1)，源極連接第一反相器IN31的輸出端；第二反相器IN32輸出端連接第三晶體管T33的源極，輸入端連接第四晶體管T34的漏極。

如圖7所示，利用T32、T34和P(N+1)信號對本級Q點信號進行下拉處理，T32晶體管用于Q點信號的傳輸，T34晶體管用于鎖存環(huán)路的開關控制，P(N+1)為下一級GOA電路的第二中間信號，用于T32和T34晶體管的開關控制。利用T31、T33和P(N-1)信號對本級Q點信號進行下拉處理，T31晶體管用于Q點信號低電平信號的傳輸，T33晶體管用于鎖存環(huán)路的開關控制。圖7所示電路利用NTFT進行VGL信號的傳遞，可以減小傳輸信號的門限電壓Vth損失。

根據(jù)本發(fā)明的一個實施例，該輸入控制模塊包括第一晶體管T41和第二晶體管T42，如圖8所示。第一晶體管T41為P型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第一中間信號XP(N+1)，源極用于輸入第一控制信號VGH，漏極連接鎖存模塊22。第二晶體管T42為P型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第一中間信號P(N-1)，源極用于輸入第一控制信號VGH，漏極連接鎖存模塊22。

根據(jù)本發(fā)明的一個實施例，該鎖存模塊包括第一反相器IN41、第二反相器IN42、第三晶體管T43和第四晶體管T44，如圖8所示。第一反相器IN41的輸入端連接第一晶體管T41的漏極，輸出端連接處理模塊23；第三晶體管T43為N型晶體管，柵極用于輸入下一級GOA驅(qū)動電路輸出的第一中間信號XP(N+1)，漏極連接第一反相器IN41的輸入端；第四晶體管T44為N型晶體管，柵極用于輸入上一級GOA驅(qū)動電路輸出的第一中間信號XP(N-1)，漏極連接第一反相器IN41的輸出端；第二反相器IN42的輸入端連接第四晶體管T44的漏極，輸出端連接第三晶體管T43的源極。

由圖7和圖8可知，第三晶體管和第四晶體管用于鎖存模塊中鎖存回路的開關控制。如圖7所示，該鎖存回路由第一反相器IN31、第二反相器IN32、第三晶體管T33和第四晶體管T34構成。當級傳信號通過第一晶體管T31或第二晶體管T32到達鎖存模塊后，上一級GOA驅(qū)動電路輸出的第二中間信號P(N-1)為低電平，下一級GOA驅(qū)動電路輸出的第二中間信號P(N+1)為低電平，此時第三晶體管T33和第四晶體管T34打開，級傳信號保存在鎖存回路中。如圖8所示，該鎖存回路由第一反相器IN41、第二反相器IN42、第三晶體管T43和第四晶體管T44構成。當級傳信號通過第一晶體管T41或第二晶體管T42到達鎖存模塊后，上一級GOA驅(qū)動電路輸出的第一中間信號XP(N-1)為高電平，下一級GOA驅(qū)動電路輸出的第一中間信號XP(N+1)為低電平，此時第三晶體管T43和第四晶體管T44打開，級傳信號保存在鎖存回路中。在本發(fā)明中，鎖存模塊不采用時鐘控制信號控制，可以有效降低產(chǎn)生時鐘控制信號的負載和電路的功耗。

根據(jù)本發(fā)明的一個實施例，該處理模塊23包括一與非門NAND，其第一輸入端連接鎖存模塊的輸出端，第二輸入端連接第一時序驅(qū)動信號CK3，輸出端連接緩存模塊并輸出本級的第一中間信號P(N)，如圖5-圖8所示。

根據(jù)本發(fā)明的一個實施例，該緩存模塊24包括串聯(lián)的第三反相器IN23、第四反相器IN24和第五反相器IN25，其中，第三反相器IN23的輸入端連接處理模塊，輸出端連接第四反相器IN24的輸入端；第四反相器IN24的輸出端連接第五反相器IN25的輸入端，并輸出第二中間信號；第五反相器IN25的輸出端輸出柵極驅(qū)動信號，如圖5-圖8所示。

根據(jù)本發(fā)明的一個實施例，復位模塊包括第六反相器IN26及與第六反相器IN26連接的第五晶體管T25，其中，第六反相器IN26的輸出端連接緩存模塊的輸出端，輸入端分別連接第五晶體管T25的漏極和第六反相器IN26的輸入端；第五晶體管T25的源極引入第一控制信號，柵極引入復位信號。

如圖9所示為圖5-至圖8所示電路的驅(qū)動框架圖，該驅(qū)動框架圖為單邊驅(qū)動框架圖，對應奇數(shù)行的掃描線，其中，單邊GOA電路需要兩根STV信號走線，分別用于第一級GOA電路Q點的上拉和最后一級GOA電路Q點的下拉；單邊需要兩根CK信號走線，用于柵極移位驅(qū)動信號的產(chǎn)生；單邊需要一根RESET走線，用于每一級GOA電路的復位處理；單邊需要一條VGH走線和一條VGL走線，用于CMOS GOA電路的驅(qū)動。

如圖10為圖9所示驅(qū)動框架的掃描驅(qū)動時序圖，由時序圖分析可知，本專利提供的GOA電路的工作原理為：當RESETt信號低電平脈沖信號來臨時，所有的GOA電路進行復位處理，Q點復位后鎖存低電平信號；當XP0低電平脈沖或者P0高電平脈沖信號來臨時，Q點被充電至高電平，之后Q點鎖存高電平信號；當CK3信號的高電平脈沖來臨時，產(chǎn)生本級第一中間信號XP1；本級第一中間信號XP1經(jīng)緩存模塊處理為本級柵極驅(qū)動信號GATE1；當XP2的低電平脈沖活著P2的高電平脈沖信號來臨時，Q點被充電至低電平，之后Q點一直鎖存低電平信號，GOA電路穩(wěn)定輸出低電平柵極驅(qū)動信號。

如圖11為根據(jù)本發(fā)明的一個實施例的第一種掃描驅(qū)動仿真示意圖，如圖12為根據(jù)本發(fā)明的一個實施例的第二種掃描驅(qū)動仿真示意圖，由圖11和圖12可知，本發(fā)明的電路可以實現(xiàn)正向或反向輸出掃描信號。

雖然本發(fā)明所公開的實施方式如上，但所述的內(nèi)容只是為了便于理解本發(fā)明而采用的實施方式，并非用以限定本發(fā)明。任何本發(fā)明所屬技術領域內(nèi)的技術人員，在不脫離本發(fā)明所公開的精神和范圍的前提下，可以在實施的形式上及細節(jié)上作任何的修改與變化，但本發(fā)明的專利保護范圍，仍須以所附的權利要求書所界定的范圍為準。