降低電子束光刻時光刻膠粗糙度的方法
【專利摘要】本發明公開了一種降低電子束光刻時光刻膠粗糙度的方法，包括：在襯底上形成結構材料層和第一硬掩模層；在第一硬掩模層上形成第二硬掩模層；在第二硬掩模層上形成電子束光刻膠圖形；以電子束光刻膠圖形為掩模，刻蝕第二硬掩模層形成第二硬掩模圖形；以第二硬掩模圖形為掩模，刻蝕第一硬掩模層形成第一硬掩模圖形；以第一和第二硬掩模圖形為掩模，刻蝕結構材料層，形成所需要的線條。依照本發明的方法，采用材質不同的多層硬掩模層并且多次刻蝕，防止了電子束光刻膠側壁粗糙度傳遞到下層的結構材料層，有效降低了線條的粗糙度，提高了工藝的穩定性，降低了器件性能的波動變化。
【專利說明】降低電子束光刻時光刻膠粗糙度的方法
【技術領域】
[0001]本發明涉及半導體集成電路制造領域，更具體地，涉及一種降低電子束光刻時光刻膠粗糙度的方法。
【背景技術】
[0002]隨著超大規模集成電路特征尺寸逐漸縮小，在半導體器件的制造方法中，進入22nm技術代后，普通的光學曝光的技術極限也已經到來。目前，45nm工藝節點之后，普遍采用il93nm浸入式光刻技術結合雙曝光雙刻蝕技術以制備更小的線條。22nm以下節點的精細圖形通常需要采用電子束或EUV進行曝光和光刻。
[0003]關于EUV光刻技術，目前還處于研發階段，尚有若干關鍵技術需要攻克及改進，還無法應用于大規模集成電路制造當中。相比之下，電子束曝光技術經過多年的發展，比較成熟，并且電子束曝光具有很高的精度，分辨率可以達到幾個納米，寫出超精細圖形的線條來，但效率較低，因而掃描精度和掃描效率的矛盾成為電子束光刻的主要矛盾。
[0004]另一方面，進入32nm節點工藝之后，線條粗糙度成為必須考慮的關鍵問題，具體包括線條邊緣粗糙度（LER)與線條寬度粗糙度（LWR)。對于EUV或者電子束技術而言，都會遇到線條粗糙度的問題。特別地，當采用電子束曝光技術，對光刻膠（抗蝕劑）的要求更高，往往在線條分辨率與光刻膠厚度之間存在矛盾。越薄的光刻膠越能曝光出越小的線條，然而，這樣薄的光刻膠由于刻蝕工藝不夠高的選擇性，往往在刻蝕過程中會早早損失掉，進而無法制得所需的線條，并且存在嚴重的線條粗糙度問題。

【發明內容】

[0005]有鑒于此，本發明的目的在于獨立于光刻膠之外，結合一種新的硬掩模技術，使得線條粗糙度大大降低，使得工藝更加穩定，閥值電壓的變化也得以降低。
[0006]實現本發明的上述目的，是通過提供一種降低電子束光刻時光刻膠粗糙度的方法，包括：在襯底上形成結構材料層和第一硬掩模層；在第一硬掩模層上形成第二硬掩模層；在第二硬掩模層上形成電子束光刻膠圖形；以電子束光刻膠圖形為掩模，刻蝕第二硬掩模層形成第二硬掩模圖形；以第二硬掩模圖形為掩模，刻蝕第一硬掩模層形成第一硬掩模圖形；以第一和第二硬掩模圖形為掩模，刻蝕結構材料層，形成所需要的線條。
[0007]其中，第一硬掩模層包括氧化硅、氮化硅、氮氧化硅及其組合。
[0008]其中,第一硬掩模層為氧化娃與氮化娃的疊層結構。
[0009]其中，第二硬掩模層包括多晶硅、非晶硅、微晶硅、非晶碳、非晶鍺、SiC、SiGe、類金剛石無定形碳及其組合。
[0010]其中，第一硬掩模層和/或第二硬掩模層和/或結構材料層的刻蝕采用等離子體干法刻蝕技術。
[0011]其中，等離子體干法刻蝕采用CCP或ICP或TCP設備。
[0012]其中，刻蝕之后還包括干法去膠和/或濕法腐蝕清洗。[0013]其中，濕法腐蝕清洗采用SPM+APM。
[0014]其中，結構材料層為假柵電極層、金屬柵電極層、局部互連層中的一種。
[0015]其中，第一和/或第二硬掩模層采用LPCVD、PECVD、HDPCVD、MBE、ALD方法制備。
[0016]依照本發明的方法，采用材質不同的多層硬掩模層并且多次刻蝕，防止了電子束光刻膠側壁粗糙度傳遞到下層的結構材料層，有效降低了線條的粗糙度，提高了工藝的穩定性，降低了器件性能的波動變化。
【專利附圖】

【附圖說明】
[0017]以下參照附圖來詳細說明本發明的技術方案，其中:
[0018]圖1為電子束光刻版圖的不意圖；
[0019]圖2至圖5為依照本發明的降低電子束光刻時光刻膠粗糙度的方法各步驟的剖面示意圖；以及
[0020]圖6為依照本發明的降低電子束光刻時光刻膠粗糙度的方法的流程圖。 【具體實施方式】
[0021]以下參照附圖并結合示意性的實施例來詳細說明本發明技術方案的特征及其技術效果。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修飾各種器件結構。這些修飾除非特別說明并非暗示所修飾器件結構的空間、次序或層級關系。
[0022]參考附圖1，為采用電子束技術制備的小線寬圖形的俯視示意圖。其中，圖示中的多個平行的矩形線條表示需要采用電子束曝光的圖形，可以制備圖形尺寸小于22nm以下節點的線條。線條例如是假柵極層、金屬柵極層、局部互連層等各種結構材料層的線條。以下圖2至圖5將以柵極制造為例進行說明。
[0023]參考圖2，提供襯底1，在襯底I上依次形成結構材料層2/3、以及第一硬掩膜層4A，并在第一硬掩模層4A上形成第二硬掩模層4B。襯底I依照器件用途需要而合理選擇，可包括單晶體硅(Si)、SO1、單晶體鍺(Ge)、GeO1、應變硅(Strained Si)、鍺硅(SiGe)，或是化合物半導體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導體例如石墨烯、SiC、碳納管等等。出于與CMOS工藝兼容的考慮，襯底I優選地為體Si或者SS0I。以制作柵極線條為例，結構材料層包括柵極絕緣層2以及柵極導電層
3。在襯底I上通過LPCVD、PECVD, HDPCVD, RT0、化學氧化、MBE、ALD等方法沉積形成柵極絕緣層2，其材質可以是氧化硅、氮氧化硅、高k材料，其中高k材料包括但不限于鉿基氧化物(例如Hf02、HfSiON, HfLaON)、金屬氧化物(主要為副族和鑭系金屬元素氧化物，例如Al2O3' Ta2O5' Ti02、Zn。、ZrO2, Ce02、Y2O3> La2O3)、鈣鈦礦相氧化物(例如 PbZrxTi1^xO3(PZT)、BaxSr1^xTiO3 (BST))。在柵極絕緣層 2 上通過 PECVD、HDPCVD, MOCVD, MBE、ALD、蒸發、濺射等沉積方法形成柵極導電層3。在前柵工藝中，柵極導電層3為摻雜多晶硅、金屬及其氮化物，其中所述金屬包括Al、Cu、T1、Ta、W、Mo及其組合。在后柵工藝中，柵極導電層3可以是假柵極，包括多晶硅、非晶硅、微晶硅、非晶碳、非晶鍺等及其組合。在柵極導電層3上通過LPCVD、PECVD, HDPCVD等方法沉積第一硬掩模層4A，其可以是單層也可以是多層的層疊結構，其材質可以包括氧化硅、氮化硅、氮氧化硅及其組合。在本發明一個實施例中，硬掩模層4A是ONO的多層結構，也即包括氧化硅的底層、氮化硅的中層以及氧化硅的頂層（圖中并未顯示該ONO的分層結構）。通過LPCVD、PECVD, HDPCVD, MBE、ALD、蒸發、濺射等常規工藝，在絕緣材料的第一硬掩模層4Α上沉積材質不同的第二硬掩模層4Β。層4Β的材料例如是多晶硅、非晶硅、微晶硅、非晶碳、非晶鍺、SiC, SiGe、類金剛石無定形碳（DLC)等及其組合。可選地，層4B與作為假柵極的柵極導電層3的材質相同，例如均為非晶硅。
[0024]參照圖3，在硬掩膜4A/4B上涂覆光刻膠5，為適應于電子束直寫技術的光刻膠，例如PMMA、環氧618、COP等等。采用電子束直寫技術進行曝光，在異丙酮等顯影液中顯影得出例如在22nm節點或以下的超精細圖形，也即圖中所示的光刻膠圖形5P。在此過程中，由于電子束直寫技術以及光刻膠自身的特性（例如鄰近效應等），圖形5P的側面可能不夠準直，線條邊緣粗糙度（LER)和線條寬度粗糙度（LWR)較大，因此需要硬掩模層4A特別是層4B來修飾調整。
[0025]參照圖4,以光刻膠圖形5P為掩模,米用各向異性刻蝕技術刻蝕硬掩模層4A/4B,形成硬掩模圖形4P。具體地，采用等離子體刻蝕、反應離子刻蝕（RIE)等干法刻蝕技術，先刻蝕上層的第二硬掩模層44B，停止在第一硬掩模層4A上，形成具有略陡直的形貌的第二硬掩模圖形（圖中4P的上部4PB)。刻蝕氣體可以是碳氟基氣體，并且還可以包括惰性氣體以及氧化性氣體以調節刻蝕速率。其中，干法刻蝕設備可以是ICP、TCP、CCP設備。然后以第二硬掩模圖形為掩模，同樣采用上述干法刻蝕技術，刻蝕第一硬掩模層4A，停止在結構材料層（具體為柵極導電層3)上，形成更陡直的第一硬掩模圖形（圖中4P的下部4PA)。由于第二硬掩模層的存在，使得干法刻蝕時先得到初步陡直的圖形，然后繼續深入刻蝕形成更陡直的圖形，由此可以避免光刻膠圖形側壁粗糙度向下轉移到結構材料層2/3，有效降低了線條的粗糙度（LER與LWR)。隨后，優選地，采用干法刻蝕和/或濕法腐蝕工藝去除刻蝕過程中產生的聚合物及其顆粒，干法刻蝕例如采用氟基等離子體刻蝕，濕法腐蝕例如SPM(例如硫酸：雙氧水=4 ： 1)/APM(例如氨水：雙氧水：去離子水=I : I : 5或者
O.5 ： I ： 5)濕法清洗。
[0026]參照圖5，以硬掩模圖形4P為掩模，刻蝕結構材料層，形成最終的線條。例如采用各向異性的干法刻蝕技術，如等離子體刻蝕、RIE等，刻蝕柵極導電層3直至暴露柵極絕緣層2，形成了陡直的柵電極圖案3P。之后，采用上述濕法腐蝕工藝去除刻蝕過程中形成的聚合物。
[0027]以上以刻蝕柵極線條為例說明了本發明的一個實施例，然而實際上本發明的方法可以應用于各種半導體結構，層2和3可以是任何的結構材料層，例如假柵極堆疊結構、局部互連結構、頂部焊墊結構等等。
[0028]依照本發明的方法，采用材質不同的多層硬掩模層并且多次刻蝕，防止了電子束光刻膠側壁粗糙度傳遞到下層的結構材料層，有效降低了線條的粗糙度，提高了工藝的穩定性，降低了器件性能的波動變化。
[0029]盡管已參照一個或多個示例性實施例說明本發明，本領域技術人員可以知曉無需脫離本發明范圍而對形成器件結構的方法做出各種合適的改變和等價方式。此外，由所公開的教導可做出許多可能適于特定情形或材料的修改而不脫離本發明范圍。因此，本發明的目的不在于限定在作為用于實現本發明的最佳實施方式而公開的特定實施例，而所公開的器件結構及其制造方法將包括落入本發明范圍內的所有實施例。
【權利要求】
1.一種降低電子束光刻時光刻膠粗糙度的方法，包括: 在襯底上形成結構材料層和第一硬掩模層； 在第一硬掩模層上形成第二硬掩模層； 在第二硬掩模層上形成電子束光刻膠圖形； 以電子束光刻膠圖形為掩模，刻蝕第二硬掩模層形成第二硬掩模圖形； 以第二硬掩模圖形為掩模，刻蝕第一硬掩模層形成第一硬掩模圖形； 以第一和第二硬掩模圖形為掩模，刻蝕結構材料層，形成所需要的線條。
2.如權利要求1所述的方法，其中，第一硬掩模層包括氧化娃、氮化娃、氮氧化娃及其組合。
3.如權利要求2所述的方法,其中,第一硬掩模層為氧化娃與氮化娃的疊層結構。
4.如權利要求1所述的方法，其中，第二硬掩模層包括多晶硅、非晶硅、微晶硅、非晶碳、非晶鍺、SiC, SiGe、類金剛石無定形碳及其組合。
5.如權利要求1所述的方法，其中，第一硬掩模層和/或第二硬掩模層和/或結構材料層的刻蝕采用等離子體干法刻蝕技術。
6.如權利要求5所述的方法，其中，等離子體干法刻蝕采用CCP或ICP或TCP設備。
7.如權利要求5所述的方法，其中，刻蝕之后還包括干法去膠和/或濕法腐蝕清洗。
8.如權利要求7所述的方法，其中，濕法腐蝕清洗采用SPM+APM。
9.如權利要求1所述的方法，其中，結構材料層為假柵電極層、金屬柵電極層、局部互連層中的一種。
10.如權利要求1所述的方法，其中，第一和/或第二硬掩模層采用LLPCVD、PECVD,HDPCVD、MBE、ALD 方法制備。
【文檔編號】G03F7/20GK103676491SQ201210353546
【公開日】2014年3月26日 申請日期:2012年9月20日 優先權日:2012年9月20日
【發明者】孟令款, 賀曉彬, 李春龍 申請人:中國科學院微電子研究所