實施例涉及光掩模和使用該光掩模制造半導體器件的方法。

背景技術：

半導體器件由于其小尺寸、多功能特性和低制造成本而廣泛地用于電子工業中。半導體器件可以被分類為存儲邏輯數據的半導體存儲器件、處理邏輯數據的操作的半導體邏輯器件、以及執行各種功能的混合半導體器件中的任何一個。

隨著電子工業的發展，越來越多地需要高集成和高速的半導體器件。然而，由于這樣高的集成度和高速度，出現了各種問題(例如，定義精細圖案的曝光工藝的裕度減小)。

技術實現要素：

一個或更多個實施例可以提供一種光掩模，該光掩模可以包括：中間掩模襯底(reticlesubstrate)；設置在中間掩模襯底上的主圖案，主圖案限定在半導體襯底上實現的光致抗蝕劑圖案；以及與主圖案相鄰的抗反射圖案。彼此相鄰的一對抗反射圖案之間的距離可以是第一長度，并且該對抗反射圖案中的至少一個的寬度可以是第二長度。第一長度和第二長度之和可以等于或小于曝光工藝的分辨率。主圖案與最靠近主圖案的抗反射圖案之間的距離可以等于或小于第一長度。

一個或更多個實施例可以提供一種用于制造半導體器件的方法，該方法可以包括：在半導體襯底上形成光致抗蝕劑層，該半導體襯底包括第一區域、第二區域以及設置在第一區域和第二區域之間的第三區域；使用曝光裝置曝光光致抗蝕劑層；以及使曝光的光致抗蝕劑層顯影以在第一區域上形成光致抗蝕劑圖案。光致抗蝕劑圖案可以暴露第二和第三區域。曝光裝置可以包括光源、投影透鏡、以及設置在光源和投影透鏡之間的光掩模。光掩模可以包括限定光致抗蝕劑圖案的主圖案和限定第二區域的抗反射圖案。曝光光致抗蝕劑層可以包括向第一和第三區域中的一個區域以及向第二區域提供光，其中提供給所述一個區域的光具有比提供給第二區域的光高的強度。

一個或更多個實施例可以提供一種用于制造半導體器件的方法，該方法可以包括：在半導體襯底的有源圖案上形成柵電極，該半導體襯底包括第一區域和第二區域，該有源圖案包括設置在柵電極的一側的第一部分和設置在柵電極的另一側的第二部分，第一區域包括第一部分，第二區域包括第二部分的至少一部分；在半導體襯底上形成直接覆蓋有源圖案和柵電極的光致抗蝕劑圖案；使用包括主圖案和抗反射圖案的光掩模曝光光致抗蝕劑層；使曝光的光致抗蝕劑層顯影以形成覆蓋第一區域的光致抗蝕劑圖案；以及使用光致抗蝕劑圖案和柵電極作為掩模，向第二區域提供第一摻雜劑。主圖案可以限定光致抗蝕劑圖案，并且抗反射圖案可以限定第二區域。

一個或更多個實施例可以提供一種用于制造半導體器件的方法，該方法可以包括：在半導體襯底上形成光致抗蝕劑層，以及使用包括主圖案和與主圖案相鄰的抗反射圖案的光掩模曝光光致抗蝕劑層。彼此相鄰的一對抗反射圖案之間的距離可以是第一長度，該對抗反射圖案中的至少一個的寬度可以是第二長度，第一長度和第二長度之和可以等于或小于曝光的分辨率，并且主圖案和最靠近主圖案的抗反射圖案之間的距離可以等于或小于第一長度。

附圖說明

通過參考附圖詳細描述示例性實施例，對于本領域技術人員而言，特征將變得顯而易見，其中：

圖1、圖2a、圖3a和圖4a示出根據一些實施例的在曝光工藝中使用的曝光裝置的截面圖。

圖2b示出了圖2a的區域‘m’的放大截面圖。

圖3b示出了圖3a的區域‘m’的放大截面圖。

圖4b示出了圖4a的區域‘m’的放大截面圖。

圖5a、6a和7a示出根據一些實施例的用于形成光致抗蝕劑圖案的方法中的多個階段的平面圖。

圖5b、6b和7b分別示出沿圖5a、6a和7a的線i-i'截取的截面圖。

圖5c、6c和7c分別示出沿圖5a、6a和7b的線ii-ii'截取的截面圖。

圖6d示出了限定光致抗蝕劑圖案的光掩模的平面圖。

圖8a和9a示出根據一些實施例的用于形成光致抗蝕劑圖案的方法中的多個階段的平面圖。

圖8b和9b分別示出沿圖8a和9a的線i-i'截取的截面圖。

圖8c和9c分別示出沿圖8a和9a的線ii-ii'截取的截面圖。

圖10a和11a示出根據一些實施例的形成光致抗蝕劑圖案的方法中的多個階段的平面圖。

圖10b和11b分別示出沿圖10a和11a的線i-i'截取的截面圖。

圖10c和11c分別示出沿圖10a和11a的線ii-ii'截取的截面圖。

圖10d示出了限定光致抗蝕劑圖案的光掩模的平面圖。

圖12a、12b和12c示出根據一些實施例的光掩模的平面圖。

圖13a示出根據一些實施例的光致抗蝕劑圖案。

圖13b和13c分別示出沿圖13a的線i-i'和ii-ii'截取的截面圖。

圖13d示出限定光致抗蝕劑圖案的光掩模的平面圖。

圖14示出根據一些實施例的半導體器件的平面圖。

圖15a示出根據一些實施例的半導體器件的單元陣列區域的平面圖。

圖15b示出沿線15a的線i-i'截取的截面圖。

圖16a示出了根據一些實施例的半導體器件的地址解碼器區或外圍電路區的平面圖。

16b和16c分別示出沿圖16a的線i-i'和ii-ii'截取的截面圖。

圖17a、18a、19a、20a和21a示出根據一些實施例的用于制造包括地址解碼器區或外圍電路區的半導體器件的方法中的多個階段的平面圖。

圖17b、18b、19b、20b和21b分別示出沿著圖17a、18a、19a、20a和21a的線i-i'截取的截面圖。

圖17c、18c、19c、20c和21c分別示出沿圖17a、18a、19a、20a和21a的線ii-ii'截取的截面圖。

圖19d示出限定光致抗蝕劑圖案的光掩模的平面圖。

具體實施方式

圖1、2a、3a和4a是示出根據一些實施例的在曝光工藝中使用的曝光裝置的截面圖。圖2b是示出圖2a的區域‘m’的放大截面圖，圖3b是示出圖3a的區域‘m’的放大截面圖，圖4b是示出圖4a的區域‘m’的放大截面圖。

如圖1所示，曝光裝置可以包括光源10、透鏡系統30以及設置在光源10和透鏡系統30之間的光掩模20。例如，光源10可以是g線光源、i線光源、arf光源、krf光源、f2光源或hg-xe光源。光源10可以輸出準直光。從光源10發出的第一光12可以被照射或提供給光掩模20。

光掩模20可以包括中間掩模基板(reticlesubstrate)22、在中間掩模基板22上的光屏蔽圖案24以及在中間掩模基板22上的相移層26。中間掩模基板22可以是透明基板，例如石英基板。光屏蔽圖案24可以定義隨后將被描述的光致抗蝕劑層110的第一部分112。例如，光屏蔽圖案24可以包括鉻(cr)。相移層26可以覆蓋光屏蔽圖案24。例如，相移層26可以包括鉻氧化物(cro)、鉻氮氧化物(cron)、鉬硅氧化物(mosio)和鉬硅氮氧化物(mosion)中至少一個。在某些實施方式中，相移層26可以被省略。

照射到光掩模20的第一光12的一部分可以被光屏蔽圖案24阻擋。透射通過光掩模的第一光12可以被定義為第二光14。第二光14可以被照射或提供給透鏡系統30。

透鏡系統30可以包括至少一個投影透鏡32。第二光14可以集中在透鏡系統30中，然后可以被透鏡系統30透射。被透鏡系統30透射的光可以被定義為第三光16。第三光16可以被照射或提供到裝載在曝光裝置的下部區域中的半導體襯底100。換言之，可以通過第三光16對半導體襯底100執行曝光工藝。

同時，光致抗蝕劑層110可以設置在半導體襯底100上。光致抗蝕劑層110可以是正性光致抗蝕劑層。光致抗蝕劑層110可以包括未照射第三光16的第一部分112和照射第三光16的第二部分114。當光致抗蝕劑層110暴露于第三光16時，光致抗蝕劑層110中的感光劑可以通過第三光16而分解以形成酸。因此，該酸可以形成在暴露于第三光16的第二部分114中。

當光致抗蝕劑層是正性光致抗蝕劑層時，通過光屏蔽圖案形成在光掩模上的圖案被轉印到光致抗蝕劑層，即，曝光部分被去除，而未曝光部分保留。相反，當光致抗蝕劑層是負性光致抗蝕劑層時，曝光部分保留而未曝光部分被去除。因此，通過光屏蔽圖案形成在光掩模上的圖案的反轉被轉印到光致抗蝕劑層。在以下實施例中，為了便于說明，假設光致抗蝕劑層是正性光致抗蝕劑層。

形成在光致抗蝕劑層110中的第一部分112的尺寸(例如長度、寬度和/或直徑)可以等于或不同于光掩模20的光屏蔽圖案24的尺寸。換言之，可以根據透鏡系統30的放大率來確定第一部分112的尺寸與光屏蔽圖案24的尺寸的比率。例如，當透鏡系統30具有1的放大率時，第一部分112的尺寸可以基本上等于光屏蔽圖案24的尺寸。當透鏡系統30是具有1/4放大率的縮小投影光學系統時，光屏蔽圖案24的尺寸可以是第一部分112的尺寸的大約四倍大。因此，第一部分112的尺寸與光屏蔽圖案24的尺寸的比率可以根據在曝光工藝中使用的曝光裝置的特性而改變。

在執行曝光工藝之后，可以對半導體襯底100上執行曝光后烘烤(peb)工藝。半導體襯底100可以使用顯影溶液被顯影以形成光致抗蝕劑圖案。例如，在第二部分114中形成的酸可以通過顯影溶液被去除，因此第二部分114也可以被去除。結果，保留在半導體襯底100上的第一部分112可以分別對應于光致抗蝕劑圖案。

圖2a和2b示出了其中光屏蔽圖案24以曝光工藝的最小間距布置的實施例。參考圖2a和2b，光屏蔽圖案24可以設置在中間掩模基板22上。光屏蔽圖案24可以以對應于第一長度l1的第一節距布置。詳細地，每個光屏蔽圖案24的寬度可以是第二長度l2，并且彼此相鄰的光屏蔽圖案24之間的距離可以是第三長度l3。這里，第一長度l1可以等于第二長度l2和第三長度l3之和。在本實施例中，第二長度l2與第三長度l3的比率可以在從2:8至8:2的范圍內。換言之，第二長度l2與第一長度l1的比(l2/l1)可以在從0.2至0.8的范圍。

第一節距l1可以等于由曝光工藝的分辨率限定的最小節距。備選地，第一節距l1可以小于該最小節距。分辨率(或分辨率極限或臨界尺寸)可以對應于能夠通過曝光工藝將光屏蔽圖案24投影到半導體襯底100上的最小限度。換言之，分辨率可以限定通過曝光工藝投影到半導體襯底100上的圖案的最小節距或特征。這里，圖案的最小節距或特征可以對應于形成在半導體襯底100上的光致抗蝕劑圖案的最小節距或特征，或者可對應于光掩模20的光屏蔽圖案24的最小節距或特征。

分辨率res可以由以下公式1表示。

[公式1]

在公式1中，“k1”表示曝光裝置的工藝因子，“λ”表示光源10的波長，“na”表示透鏡系統30的數值孔徑。例如，當曝光裝置包括具有短波長的光源10和具有高數值孔徑的透鏡系統30(例如，具有大孔徑的投影透鏡32)時，分辨率res的值或使用該曝光裝置的曝光工藝的臨近尺寸可以較小。結果，可以在半導體襯底100上實現具有精細節距的圖案。

光掩模20可以產生0階光、+1階光、-1階光和高階光作為第二光14。也可以產生比±1階光的階數高的階數的光，但是這些光可以比±1階光衍射得多。因此，在圖2a中，將0階光、+1階光和-1階光示為代表性衍射光，并且省略了高階光。

由于光屏蔽圖案24的第一節距l1等于或小于最小節距，所以±1階光和高階光可以不被提供到投影透鏡32。因此，只有第二光14的0階光可以被投影透鏡32集中。

然而，對應于光屏蔽圖案24的圖像可以不通過僅僅集中的0階光而形成在半導體襯底100上。因此，與圖1中不同，照射到設置在半導體襯底100上的光致抗蝕劑層110的第三光16可以不形成與光屏蔽圖案24對應的第一部分112。換言之，光致抗蝕劑層110的整個部分可以是暴露于第三光16并被分解的第二部分114。

圖2a的第三光16的強度可以小于以上參考圖1描述的第三光16的強度。換言之，由于從光源10照射的第一光12的一部分被光屏蔽圖案24阻擋，并且僅第二光14中的0階光被集中，所以照射到半導體襯底100上的第三光16的強度可以減小。

圖3a和3b示出了其中光屏蔽圖案24根據曝光工藝的最小節距布置的實施例。參考圖3a和3b，光屏蔽圖案24可以設置在中間掩模襯底22上。光屏蔽圖案24可以以對應于第一長度l1的第一節距布置。圖3a和3b的第一節距l1可以基本上等于參考圖2a和2b描述的第一節距l1。然而，被限定為圖3a和3b的光屏蔽圖案24之間的距離的第三長度l3可以小于參考圖2a和2b描述的第三長度l3。被限定為圖3a和3b的每個光屏蔽圖案24的寬度的第二長度l2可以大于參考圖2a和2b描述的第二長度l2。在本實施例中，第二長度l2與第三長度l3的比率可以在從8:2至9.9:0.1的范圍。換言之，第二長度l2與第一長度l1的比(l2/l1)可以大于0.8。

第一節距l1可以等于或小于由曝光工藝的分辨率所限定的最小節距。因此，如參照圖2a和2b所描述的，透射通過光掩模20的第二光14中的0階光可以通過投影透鏡32被集中。結果，照射到設置在半導體襯底110上的光致抗蝕劑層110上的第三光16可以不在光致抗蝕劑層110上形成與光屏蔽圖案24對應的圖像。

同時，圖3a的第三光16的強度可以小于參考圖2a和2b描述的第三光16的強度。這可能是因為透射通過光掩模20的第二光14的強度會減小，因為圖3a和3b的光屏蔽圖案24的寬度可以大于圖2a和2b的光屏蔽圖案24的寬度。由于第三光16的強度非常小，所以包括在光致抗蝕劑層110中的感光劑可以不被第三光16分解。因此，與參照圖2a和2b描述的實施例不同，光致抗蝕劑層110的整個部分可以變為未充分暴露于第三光16以分解的第一部分112。當第二長度l2與第一長度l1的比率大于0.8時，第一光12可以基本上完全被光屏蔽圖案24阻擋。

圖4a和4b示出了其中根據曝光工藝的最小節距布置光屏蔽圖案24的實施例。參考圖4a和4b，光屏蔽圖案24可以設置在中間掩模襯底22上。光屏蔽圖案24可以以對應于第一長度l1的第一節距布置。圖4a和圖4b的第一節距l1可以基本上等于參考圖2a和2b描述的第一節距l1。然而，被限定為圖4a和4b的光屏蔽圖案24之間的距離的第三長度l3可以大于參考圖2a和2b描述的第三長度l3。被限定為圖4a和4b的每個光屏蔽圖案24的寬度的第二長度l2可以小于參考圖2a和2b描述的第二長度l2。在本實施例中，第二長度l2與第三長度l3的比率可以在處2:8至0.1:9.9的范圍。換言之，第二長度l2與第一長度l1的比(l2/l1)可以小于0.2。

第一節距l1可以等于或小于由曝光工藝的分辨率限定的最小節距。因此，透射通過光掩模20的第四光14中的僅0階光可以通過參照圖2a和2b描述的投影透鏡32集中。結果，照射到設置在半導體襯底110上的光致抗蝕劑層110上的第三光16可以不在光致抗蝕劑層110上形成與光屏蔽圖案24對應的圖像。

同時，圖4a的第三光16的強度可以大于參考圖2a和2b描述的第三光16的強度。這可能是因為透射通過光掩模20的第二光14的強度可以增加，因為圖4a和4b的光屏蔽圖案24的寬度小于圖2a和2b的光屏蔽圖案24的寬度。結果，與圖2a和2b的實施例類似，光致抗蝕劑層110的整個部分可以形成為暴露于第三光16并分解的第二部分114。

當第二長度l2與第一長度l1的比率小于0.2時，第一光12可行進經過光掩模20的整個部分，使得光屏蔽圖案24不明顯。換言之，可以通過調節第二長度l2與第一長度l1的比(l2/l1)來調節第三光16的強度。

圖5a、6a和7a是示出根據一些實施例的用于形成光致抗蝕劑圖案的方法的平面圖。圖5b、6b和7b分別是沿圖5a、6a和7a的線i-i'截取的截面圖，圖5c、6c和7c分別是沿圖5a、6a和7a的線ii-ii'截取的截面圖。圖6d是示出限定光致抗蝕劑圖案的光掩模的平面圖。

參考圖5a、5b和5c，可以在半導體襯底100上形成光致抗蝕劑層110。半導體襯底100可以包括具有硅表面的基于半導體的結構。基于半導體的結構可以包括硅、設置在絕緣層上的硅層(soi)、或者由半導體結構支撐的硅外延層。光致抗蝕劑層110可以是正性光致抗蝕劑層。

參考圖6a、6b、6c和6d，可以對光致抗蝕劑層110執行曝光工藝。可以通過曝光工藝在光致抗蝕劑層110中形成第一部分112和第二部分114。第一部分112可以是不照射第三光16的部分，第二部分114可以是照射第三光16的部分。

可以使用參考圖1、2a、3a或4a描述的曝光裝置來執行曝光工藝。另外，圖6d中示出的光掩模20可以安裝在曝光裝置中。光掩模20的光屏蔽圖案24可以限定第一部分112。

經過光掩模20投影到光致抗蝕劑層110上的第一部分112可以具有第一寬度w1。第一部分112可以包括正常區域nr和反射區域dr。在曝光工藝期間，第三光16的一部分可以穿透光致抗蝕劑層110，然后可以入射在半導體襯底100上。入射的第三光16可以從半導體襯底100的表面反射，因此可以形成反射光rl。反射光rl可以照射到第一部分112。反射區域dr可以通過反射光rl形成，并且反射光rl可以分解反射區域dr的感光劑。換言之，可以在反射區域dr中顯示出與通過第三光16獲得的結果類似的結果。

參考圖7a、7b和7c，可以對曝光的光致抗蝕劑層110執行曝光后烘烤(peb)工藝，然后可以對烘烤的光致抗蝕劑層110進行顯影工藝以形成光致抗蝕劑圖案pp。在一些實施例中，光致抗蝕劑圖案pp可以對應于第一部分112的保留在半導體襯底100上的正常區域nr。同時，可以在顯影工藝期間去除第二部分114和反射區域dr。具體地，由于反射區域dr，光致抗蝕劑圖案pp的形狀和尺寸可以不同于由光掩模20限定的第一部分112的形狀和尺寸。例如，光致抗蝕劑圖案pp可以具有小于第一寬度w1的第二寬度w2。此外，可以在光致抗蝕劑圖案pp的上部分中形成朝向半導體襯底100凹入的凹陷區rc。

結果，設置在光致抗蝕劑層110下面的下層(例如，從半導體襯底100反射的光rl)可以改變光致抗蝕劑圖案pp的形狀，從而在隨后的工藝中可能導致工藝缺陷。

圖8a和9a是示出根據一些實施例的用于形成光致抗蝕劑圖案的方法的平面圖。圖8b和圖9b分別是沿圖8a和9a的線i-i'截取的截面圖，圖8c和9c分別是沿圖8a和9a的線ii-ii'截取的截面圖。在本實施方式中，為了解釋的容易和方便，對于與圖5a至7a、5b至7b、5c至7c和6d的實施方式中相同的技術特征的描述將被省略或簡要地提及。換言之，在下文，將主要描述本實施例與圖5a至7a、5b至7b、5c至7c和6d的實施例之間的區別。

參考圖8a、8b和8c，可以對設置在半導體襯底100上的光致抗蝕劑層110執行曝光工藝。與圖5a至7a、5b至7b、5c至7c和6d的實施例不同，抗反射層120可以形成在半導體襯底100和光致抗蝕劑層110之間。第一部分112和第二部分114可以通過曝光工藝形成在光致抗蝕劑層110中。第一部分112可以是未被照射第三光16的部分，第二部分114可以是被照射第三光16的部分。在本實施例的曝光工藝中使用的光掩模20可以與參照圖6d描述的相同。

第一部分112可以不包括反射區域dr，不同于參考圖6a、6b、6c和6d描述的第一部分112。詳細地，抗反射層120可以吸收透射通過光致抗蝕劑層110的第三光16，以防止反射光的出現。

參考圖9a、9b和9c，可以對曝光的光致抗蝕劑層110執行曝光后烘烤(peb)工藝，然后可以對烘烤的光致抗蝕劑層110進行顯影工藝以形成光致抗蝕劑圖案pp。在一些實施例中，光致抗蝕劑圖案pp可以對應于保留在半導體襯底100上的第一部分112。與圖7a至7c的光致抗蝕劑圖案pp不同，根據本實施例的光致抗蝕劑圖案pp的形狀和尺寸可以分別與由光掩模20限定的第一部分112的形狀和尺寸基本相同。

結果，當抗反射層120形成在光致抗蝕劑層110下面時，能夠防止光致抗蝕劑圖案pp的形狀由于反射光而變化。然而，抗反射層120會大大增加半導體器件的工藝成本。

圖10a和11a是示出根據一些實施例的用于形成光致抗蝕劑圖案的方法的平面圖。圖10b和圖11b分別是沿圖10a和11a的線i-i'截取的截面圖，圖10c和11c分別是沿圖10a和11a的線ii-ii'截取的截面圖。圖10d是示出限定光致抗蝕劑圖案的光掩模的平面圖。在本實施方式中，為了解釋的容易和方便，對于與圖5a至7a、5b至7b、5c至7c和6d的實施例中相同的技術特征的描述將被省略或簡要地提及。換言之，在下文，將主要描述本實施例與圖5a至7a、5b至7b、5c至7c和6d的實施例之間的區別。

參考圖10a、10b、10c和10d，可以對設置在半導體襯底100上的光致抗蝕劑層110執行曝光工藝。可以通過曝光工藝在光致抗蝕劑層110中形成第一部分112和第二部分114。第一部分112可以是未被照射第三光16的部分，第二部分114可以是被照射第三光16的部分。

半導體襯底100可以包括第一區域rg1、設置在第一區域rg1的兩側的第二區域rg2、以及第三區域rg3。第二區域rg2可以與第一區域rg1相鄰，并且可以設置在第一區域rg1和第三區域rg3之間。光致抗蝕劑層110的第一部分112可以形成在第一區域rg1上，并且光致抗蝕劑層110的第二部分114可以形成在第二區域rg2和第三區域rg3上。換言之，第三光16可以不入射在第一區域rg1上，而是可以入射在第二區域rg2和第三區域rg3上。

第二區域rg2可以對應于可以通過反射光影響設置在第一區域rg1上的第一部分112的區域。換言之，當在第二區域rg2中出現反射光時，可以通過反射光在第一部分112中形成圖6a至6d的反射區域dr。

圖10d所示的光掩模20可以安裝在曝光工藝中使用的曝光裝置中。如圖10d所示，光掩模20的光屏蔽圖案24可以包括主圖案mp和抗反射圖案ap。主圖案mp可以限定設置在第一區域rg1上的第一部分112。抗反射圖案ap可以鄰近主圖案mp設置，并且可以限定第二區域rg2。主圖案mp和抗反射圖案ap可以在彼此平行的第一方向d1上延伸。抗反射圖案ap可以布置在與第一方向d1相交的第二方向d2上。

主圖案mp可以具有在第一方向d1上延伸的第一側s1和第二側s2。第二側s2可以與第一側s1相對。一些抗反射圖案ap可以鄰近第一側s1設置，而其他抗反射圖案ap可以鄰近第二側s2設置。

抗反射圖案ap可以類似于參考圖2a和2b描述的光屏蔽圖案24。例如，抗反射圖案ap可以以對應于第一長度l1的第一節距布置。第一節距l1可以等于或小于由曝光工藝的分辨率限定的最小間距。每個抗反射圖案ap的寬度可以是第二長度l2，并且彼此相鄰的抗反射圖案ap之間的距離可以是第三長度l3。這里，第一長度l1可以等于第二長度l2和第三長度l3之和。主圖案mp和最靠近主圖案mp的抗反射圖案ap之間的距離可以是第四長度l4。第四長度l4可以等于或小于第三長度l3。

這里，第二長度l2與第三長度l3的比率可以在從2:8至8:2的范圍。換言之，第二長度l2與第一長度l1的比(l2/l1)可以在從0.2至0.8的范圍。如果第二長度l2與第一長度l1的比(l2/l1)大于0.8，則可以在第二區域rg2上形成額外的第一部分112(參見圖3a和3b)。如果第二長度l2與第一長度l1的比(l2/l1)小于0.2，則可以通過從第二區域rg2出現的反射光在第一部分112中形成反射區域(參見圖4a、4b和6a至6d)。

照射到第二區域rg2上的第三光16可以僅包括0階光，即，不包括±1階光和高階光。因此，抗反射圖案ap可以沒有投影到第二區域rg2上。同時，照射到第二區域rg2上的第三光16的強度可以通過抗反射圖案ap減小。因此，從半導體襯底100的表面反射的光的強度可以非常小。結果，從第二區域rg2出現的反射光可以基本上不影響第一部分112。換言之，反射區域可以不形成在第一部分112中。

反射光的強度可以通過調節照射到第二區域rg2上的第三光16的強度來控制，并且照射到第二區域rg2上的第三光16的強度可以通過調節第二長度l2與第一長度l1的比(l2/l1)來控制。換言之，由于抗反射圖案ap，照射到第二區域rg2上的第三光16的強度可以小于照射到第三區域rg3上的第三光16的強度。因此，因為抗反射圖案ap降低入射在第二區域rg2上的光的強度，所以反射光的量可以減小，以使其對第一部分112的影響最小化。

同時，由于第三區域rg3更遠離在其上形成有第一部分112的第一區域rg1，所以從第三區域rg3出現的反射光可以基本上不影響第一部分112。

參考圖11a、11b和11c，可以對曝光的光致抗蝕劑層110執行曝光后烘烤(peb)工藝，然后可以對烘烤的光致抗蝕劑層110進行顯影工藝以形成光致抗蝕劑圖案pp。在一些實施例中，光致抗蝕劑圖案pp可對應于在顯影工藝之后保留在半導體襯底100上的第一部分112。與圖7a至圖7c的光致抗蝕劑圖案pp不同，根據本實施例的光致抗蝕劑圖案pp的形狀和尺寸可以分別與由光掩模20限定的第一部分112的形狀和尺寸基本相同。

在根據本實施例的形成光致抗蝕劑圖案pp的方法中，可以在光掩模20中額外提供抗反射圖案ap。因此，即使在半導體襯底100和光致抗蝕劑圖案pp之間不設置抗反射層120，光致抗蝕劑圖案pp的形狀的變化也可以被最小化或者防止。結果，可以在不增加工藝成本的情況下形成能夠減小在后續工藝中的工藝缺陷的光致抗蝕劑圖案pp。

圖12a、12b和12c是示出根據一些實施例的光掩模的平面圖。圖12a、12b和12c中示出的光掩模可以是參考圖10d描述的光掩模的其他示例。

如圖12a所示，抗反射圖案ap可以具有點形狀。抗反射圖案ap可以沿第一方向d1布置以構成一列。該列可以被設置為多個，并且所述多個列可以在第二方向d2上彼此間隔開。

抗反射圖案ap可以以對應于第一方向d1和/或第二方向d2上的第一長度l1的第一節距布置。每個抗反射圖案ap的寬度可以是第二長度l2，并且彼此相鄰的抗反射圖案ap之間的距離可以是第三長度l3。主圖案mp和最靠近主圖案mp的抗反射圖案ap之間的距離可以是第四長度l4。第一至第四長度l1至l4的特征和/或相對特征可以與參考圖10d描述的相同。

參考圖12b，抗反射圖案ap可以具有在第三方向d3上彼此平行地延伸的線形狀。第三方向d3可以與第一方向d1和第二方向d2交叉。

抗反射圖案ap可以在垂直于第三方向d3的方向上以對應于第一長度l1的第一節距布置。每個抗反射圖案ap的寬度可以是第二長度l2。在與第三方向d3垂直的方向上彼此相鄰的抗反射圖案ap之間的距離可以是第三長度l3。主圖案mp和最接近主圖案mp的抗反射圖案ap之間在第二方向d2上的距離可以是第四長度l4。第一長度l1至第四長度l4的特征和/或相對特征可以與參考圖10d描述的相同。

參考圖12c，抗反射圖案ap可以具有彼此平行地在第二方向d2上延伸的線形狀。

抗反射圖案ap可以在第一方向d1上以對應于第一長度l1的第一節距布置。每個抗反射圖案ap的寬度可以是第二長度l2。在第一方向d1上彼此相鄰的抗反射圖案ap之間的距離可以是第三長度l3。主圖案mp和最接近主圖案mp的抗反射圖案ap之間在第二方向d2上的距離可以是第四長度l4。第一長度l1至第四長度l4的特征和/或相對特征可以與參考圖10d描述的相同。

根據一些實施例，用于形成光致抗蝕劑圖案pp的光掩模20可以如圖10d、12a、12b和12c所示地不同地改變或修改。由于光掩模20的抗反射圖案ap的形狀被改變或修改，所以可以改變或調整照射到半導體襯底100的第二區域rg2上的第三光16的強度。

圖13a是根據一些實施例的光致抗蝕劑圖案的平面圖。圖13b和13c分別是沿圖13a的線i-i'和ii-ii'截取的截面圖。圖13d是示出限定光致抗蝕劑圖案的光掩模的平面圖。在本實施方式中，為了解釋的方便和容易，對于與圖10a至10d和11a至11c的實施例中相同的技術特征的描述將被省略或簡要提及。換言之，在下文，將主要描述本實施例與圖10a至10d和11a至11c的實施例之間的區別。

參考圖13a、13b、13c和13d，可以對設置在半導體襯底100上的光致抗蝕劑層110執行曝光工藝。可以通過曝光工藝在光致抗蝕劑層110中形成第一部分112和第二部分114。第一部分112可以是第三光16未入射到其上的部分，第二部分114可以是第三光16入射到其上的部分。

第一部分112可以包括在第一方向d1上延伸的第一延伸部分p1和在第二方向d2上從第一延伸部分p1延伸的第二延伸部分p2。半導體襯底100可以包括第一區域rg1、第二區域rg2和第三區域rg3。光致抗蝕劑層110的第一部分112可以形成在第一區域rg1上。第二區域rg2中的兩個可以設置在第一延伸部分p1的兩側，例如，沿著第二方向d2間隔開并且第一延伸部分p1在其間，并且分別沿著第一方向d1延伸。所述兩個第二區域rg2可以根據第二延伸部分p2的位置而沿著第一方向d1延伸至不同的長度。第二區域rg2中的另一個可以鄰近第二延伸部分p2設置，例如，沿著第二方向d2延伸，平行于第二延伸部分p2的與第一延伸部分p1相反的一側。所述另一個第二區域rg2可以沿著第一方向d1與所述兩個第二區域rg2中的其中一個部分地重疊。這里，照射到第二區域rg2上的第三光16的強度可以小于照射到第三區域rg3上的第三光16的強度。

圖13d中示出的光掩模20可以被安裝在曝光工藝中使用的曝光裝置中。如圖13d所示，光掩模20的光屏蔽圖案24可以包括主圖案mp和抗反射圖案ap。主圖案mp可以限定設置在第一區域rg1上的第一部分112。因此，主圖案mp可以包括在第一方向d1上延伸的第一延伸部分p1和在第二方向d2上延伸的第二延伸部分p2。

主圖案mp的第一延伸部分p1可以具有在第一方向d1上延伸的第一側s1和第二側s2。第二側s2可以與第一側s1相對。主圖案mp的第二延伸部分p2可以具有在第二方向d2上延伸的第三側s3。第一抗反射圖案ap可以鄰近第一側s1設置，第二抗反射圖案ap可以鄰近第二側s2設置，并且第三抗反射圖案ap可以鄰近第三側s3設置。與第三側s3相鄰的抗反射圖案ap可以在第三側s3的延伸方向(例如，第二方向d2)上延伸。第一和第二抗反射層圖案ap可以沿著第一方向d1延伸至不同的長度。當第二延伸部分p2從第一延伸部分p1的第一側s1延伸出時，如圖13d所示，第一抗反射圖案ap可以短于第二抗反射圖案ap。

抗反射圖案ap可以以對應于第一長度l1的第一節距在第一方向d1和/或第二方向d2上布置。每個抗反射圖案ap的寬度可以是第二長度l2，并且彼此相鄰的抗反射圖案ap之間的距離可以是第三長度l3。主圖案mp和最靠近主圖案mp的抗反射圖案ap之間的距離可以是第四長度l4。第一至第四長度l1至l4的特征和/或相對特征可以與參考圖10d描述的相同。

通過抗反射圖案ap，照射到第二區域rg2上的第三光16的強度可以相對較小。因此，反射區域可以不形成在第一部分112中。

隨后，可以對曝光的光致抗蝕劑層110執行曝光后烘烤(peb)工藝，然后可以對烘烤的光致抗蝕劑層110執行顯影工藝以形成光致抗蝕劑圖案pp。

圖14是示出根據一些實施例的半導體器件的平面圖。為了解釋的容易和方便，在圖14中示出了具有八個芯片的半導體襯底100，其中每個芯片具有兩個單元陣列。

第一芯片chip1和第二芯片chip2可以關于在第二方向上在其間延伸的劃線道(scribelane)1401是對稱的，例如鏡像。劃線道1401可以是可以被切割以將芯片彼此分離的區域。

第一芯片chip1的芯區域1410可以與第二芯片chip2的芯區域1420相對。芯區域1410和1420的每個可以包括單元陣列1411和1412以及地址解碼器xdec。單元陣列1411和1412的每個可以包括多個存儲塊。地址解碼器xdec可以設置在每個單元陣列1411和1412的兩側，例如，通過各個單元陣列沿著第二方向分開。

第一芯片chip1的外圍區域1415可以與第二芯片chip2的外圍區域1425相對，例如，外圍區域1415和1425兩者都可以鄰近劃線道1401。每個外圍區域1415和1425可以包括用于在單元陣列1411和1412中存儲數據/從單元陣列1411和1412讀取數據的頁緩沖器，和其他外圍電路peri，例如，可以在外圍區域1415和1425與單元陣列1411和1412之間。

此外，芯片可以被設置為相對于在第一方向上延伸的劃線道對稱，例如重復。

在一些實施例中，第一和第二芯片chip1和chip2中的每個可以具有包括兩個單元陣列1411和1412的兩個矩陣(twomats)。然而，實施例不限于此。例如，每個芯片可以包括一個單元陣列或者可以包括三個或更多個單元陣列。

圖15a是示出根據一些實施例的半導體器件的單元陣列區域的平面圖。圖15b是沿著圖15a的線i-i'截取的截面圖。圖15a和15b示出參考圖14描述的單元陣列1411的一實施例。

參考圖15a和15b，器件隔離層102可以設置在半導體襯底100中以限定有源圖案act。例如，器件隔離層102可以包括sio層，sin層和sion層中的至少之一。每個有源圖案act可以具有當從平面圖看時具有在第三方向d3上的長軸的條形。第三方向d3可以與第一方向d1和第二方向d2交叉。第一至第三方向d1、d2和d3可以平行于半導體襯底100的頂表面，并且第二方向d2可以與第一方向d1相交。

柵線gl可以在半導體襯底100中提供為與有源圖案act相交。柵線gl可以在第二方向d2上延伸并且可以沿著第一方向d1布置。柵線gl可以被掩埋在半導體襯底100中。柵線gl可以包括導電材料。例如，導電材料可以包括摻雜的半導體材料(例如摻雜的硅或摻雜的鍺)、導電的金屬氮化物(例如鈦氮化物或鉭氮化物)、金屬(例如鎢、鈦或鉭)和金屬-半導體化合物(例如鎢硅化物、鈷硅化物或鈦硅化物)中的至少一種。

柵絕緣圖案104可以設置在每條柵線gl和有源圖案act之間以及每條柵線gl和器件隔離層102之間。柵絕緣圖案104可以包括sio、sin和sion中的至少一種。

第一覆蓋圖案108可以分別設置在柵線gl的頂表面上。第一覆蓋圖案108的頂表面可以與半導體襯底100的頂表面基本上共面。第一覆蓋圖案108可以包括sio、sin和sion中的至少一種。

可以在每個有源圖案act中提供第一摻雜區sd1和第二摻雜區sd2。在每個有源圖案act中，第二摻雜區sd2可以彼此隔開，并且第一摻雜區sd1插置在其間。第一摻雜區sd1可以設置在彼此相鄰的一對柵線gl之間的有源圖案act中。第二摻雜區sd2可以分別設置于在該對柵線gl的兩側的有源圖案act中。換言之，第二摻雜區sd2可以彼此間隔開，其中該對柵線gl插置在其間。在半導體襯底100中，第一摻雜區sd1的底表面可以低于第二摻雜區sd2的底表面，例如，沿著第四方向進一步延伸到有源圖案act中。第一和第二摻雜區sd1和sd2可以摻雜有相同導電類型的摻雜劑。

第一層間絕緣層126可以設置在半導體襯底100上以覆蓋有源圖案act。第一層間絕緣層126可以包括硅氧化物層、硅氮化物層和硅氮氧化物層中的至少之一。

位線bl可以設置在第一層間絕緣層126中。位線bl可以在第一方向d1上延伸，并且可以沿著第二方向d2布置。每條位線bl可以電連接到沿第一方向d1布置的第一摻雜區域sd1。例如，位線bl可以包括摻雜的半導體材料(例如摻雜的硅或摻雜的鍺)、導電的金屬氮化物(例如鈦氮化物或鉭氮化物)、金屬(例如鎢、鈦或鉭)和金屬-半導體化合物(例如鎢硅化物、鈷硅化物或鈦硅化物)中的至少一種。

第二覆蓋圖案132可以分別設置在位線bl的頂表面上。第二覆蓋圖案132可以包括sio、sin和sion中的至少一種。位線隔離物134可以分別設置在每條位線bl的兩個側壁上。位線間隔物134可以包括sio、sin和sion中的至少一種。

接觸124可以穿透第一層間絕緣層126，以便分別連接到第二摻雜區sd2。接觸124可以包括諸如摻雜的硅和/或金屬的導電材料。

落著墊(landingpad)lp可以設置在第一層間絕緣層126上，并且可以分別連接到接觸124。落著墊lp可以二維地布置在第一層間絕緣層126上。當從平面圖看時，落著墊lp的尺寸可以大于接觸124的尺寸。當從平面圖看時，落著墊lp可以分別與接觸124部分地重疊。然而，落著墊lp的二維布置可以不與接觸124的二維布置一致。落著墊lp可以包括導電材料。例如，落著墊lp可以包括摻雜的半導體材料、金屬和金屬-半導體化合物中的至少一種。

第二層間絕緣層146可以設置在第一層間絕緣層126上以填充落著墊lp之間的空間。第二層間絕緣層146可以包括sio、sin和sion中的至少一種。

數據存儲元件ds可以設置在第二層間絕緣層146上，并且可以分別連接到落著墊lp。數據存儲元件ds可以是能夠存儲邏輯數據的存儲元件。這里，包括柵線gl和摻雜區sd1及sd2的場效應晶體管可以分別用作開關元件。例如，每個數據存儲元件ds可以是使用電容器的存儲元件、使用磁隧道結(mtj)圖案的存儲元件或使用包括相變材料的可變電阻器的存儲元件。

圖16a是示出根據一些實施例的半導體器件的地址解碼器區域或外圍電路區域的平面圖。圖16b和16c分別是沿圖16a的線i-i'和ii-ii'截取的截面圖。圖16a、16b和16c示出了參考圖14描述的地址解碼器xdec或外圍電路peri的一實施例。在本實施例中，為了解釋的容易和方便，對于與圖15a和15b的實施例中相同的技術特征的描述將被省略或被簡要地提及。換言之，在下文，將主要描述本實施例與圖15a和15b的實施例之間的區別。

參考圖16a、16b和16c，器件隔離層102可以設置在半導體襯底100中以限定有源圖案act。在一些實施例中，半導體襯底100可以摻雜有第一類型摻雜劑。有源圖案act可以在第二方向d2上延伸。第一摻雜區sd1和設置在第一摻雜區sd1之間的第二摻雜區sd2可以被提供在有源圖案act中。第一和第二摻雜區sd1和sd2可以用第二類型摻雜劑重摻雜。延伸區106可以分別從第一摻雜區sd1朝向第二摻雜區sd2延伸。延伸區106可以用第二類型摻雜劑輕摻雜。

例如，用于形成延伸區106的劑量可以是用于形成第一和第二摻雜區sd1和sd2的劑量的5％至30％。另外，延伸區域106的第二類型摻雜劑的種類可以不同于第一摻雜區域sd1和第二摻雜區域sd2的第二類型摻雜劑的類型。例如，延伸區106的第二類型摻雜劑可以是砷，第一和第二摻雜區域sd1和sd2的第二類型摻雜劑可以是磷。

可以在有源圖案act上提供電介質圖案141。電介質圖案141可以包括介電常數高于硅氧化物層的介電常數的高k介電層。例如，電介質圖案141可以包括金屬氧化物層(例如鉿氧化物層或鋁氧化物層)和金屬-半導體-氧化合物層(例如鉿-硅氮氧化物(hfsion)層)中的至少一種。在一些實施例中，每個電介質圖案141可以包括多個層。例如，每個電介質圖案141可以包括堆疊的鉿氧化物層和鋁氧化物層。當電介質圖案141包括高k電介質層時，在供應有相對高的電壓的高電壓晶體管中，漏電流可以減小。

柵電極ge可以分別提供在電介質圖案141上。柵電極ge可以在第一方向d1上延伸以與有源圖案act相交。例如，柵電極ge可以包括摻雜的半導體材料(例如摻雜的硅或摻雜的鍺)、導電的金屬氮化物(例如鈦氮化物或鉭氮化物)、金屬(例如鎢、鈦或鉭)和金屬-半導體化合物(例如鎢硅化物、鈷硅化物或鈦硅化物)中的至少一種。在一些實施例中，柵電極ge可以包括與參考圖15a和15b描述的位線bl相同的材料。

柵覆蓋圖案162可以分別設置在柵電極ge的頂表面上。柵間隔物164可以設置在每個柵電極ge的兩個側壁上。在一些實施例中，柵覆蓋圖案162可以包括與參考圖15a和15b描述的第二覆蓋圖案132相同的材料，并且柵間隔物164可以包括與參考圖15a和15b描述的位線間隔物134相同的材料。

第一層間絕緣層126可以設置在半導體襯底100上以覆蓋柵電極ge。蝕刻停止層167可以設置在第一層間絕緣層126和半導體襯底100之間。例如，蝕刻停止層167可以包括sin層。

接觸124可以穿透第一層間絕緣層126，以便分別連接到第一和第二摻雜區sd1和sd2。導線191可以分別設置在接觸124上。導線191可以分別通過接觸124電連接到第一和第二摻雜區sd1和sd2。導線191可以包括與參考圖15a和15b描述的落著墊lp相同的材料。第二層間絕緣層146可以填充導線191之間的空間。

同時，硅化物層171可以設置在第一和第二摻雜區sd1和sd2的每個上。硅化物層171可以在每個接觸124與每個第一和第二摻雜區sd1和sd2之間提供歐姆接觸。

圖17a、18a、19a、20a和21a是示出根據一些實施例的用于制造包括地址解碼器區或外圍電路區的半導體器件的方法中的多個階段的平面圖。圖17b、18b、19b、20b和21b分別是沿圖17a、18a、19a、20a和21a的線i-i'截取的截面圖，圖17c、18c、19c、20c和21c分別是沿圖17a、18a、19a、20a和21a的線ii-ii'截取的截面圖。圖19d是示出限定光致抗蝕劑圖案的光掩模的平面圖。

參考圖17a、17b和17c，器件隔離層102可以形成在半導體襯底100中以限定有源圖案act。在一些實施例中，半導體襯底100可以摻雜有第一類型摻雜劑。半導體襯底100可以包括第一區域rg1、設置在第一區域rg1的兩側的第二區域rg2、和第三區域rg3。第二區域rg2可以與第一區域rg1相鄰，并且可以設置在第一區域rg1和第三區域rg3之間。

柵電極ge可以形成為與有源圖案act相交。柵電極ge可以在第一方向d1上延伸。在一些實施例中，電介質層、柵極層和覆蓋層可以順序地形成在半導體襯底100上。電介質層、柵極層和覆蓋層可以被圖案化以形成柵電極ge。此時，電介質圖案141可以分別形成在有源圖案act和柵電極ge之間，并且柵覆蓋圖案162可以分別形成在柵電極ge的頂表面上。

有源圖案act可以包括第一源/漏部分sdr1和第二源/漏部分sdr2。第一源/漏部分sdr1可以在平面圖中分別設置在柵電極ge的兩側，第二源/漏部分sdr2可以在平面圖中設置在柵電極ge之間。

當從平面圖看時，半導體襯底100的第一區域rg1可以交疊柵電極ge的部分和第二源/漏部分sdr2的整個部分。換言之，第一區域rg1可以包括第二源/漏部分sdr2。當從平面圖看時，半導體襯底100的每個第二區域rg2可以交疊柵電極ge的一部分和第一源/漏部分sdr1的一部分。當從平面圖看時，半導體襯底100的第三區域rg3可以交疊第一源/漏部分sdr1的部分。

參考圖18a、18b和18c，可以在半導體襯底100上形成光致抗蝕劑層110。光致抗蝕劑層110可以覆蓋有源圖案act和柵電極ge。半導體襯底100和光致抗蝕劑層110之間的抗反射層可以省略。換言之，光致抗蝕劑層110可以直接形成在有源圖案act、器件隔離層102、柵電極ge和柵覆蓋圖案162上。光致抗蝕劑層110可以是正性光致抗蝕劑層。

參考圖19a、19b和19c，可以對形成在半導體襯底100上的光致抗蝕劑層110執行曝光工藝。第一部分112和第二部分114可以通過該曝光工藝形成在光致抗蝕劑層110中。第一部分112可以是光未入射到其上的部分，第二部分114可以是光入射到其上的部分。第一部分112可以形成在第一區域rg1上，第二部分114可以形成在第二區域rg2和第三區域rg3上。

例如，在曝光工藝期間，光可以選擇性地入射在第二和第三區域rg2和rg3上，但可以不入射在第一區域rg1上。因此，光致抗蝕劑層110的第一部分112可以垂直地(例如沿著第四方向)交疊第一區域rg1，并且光致抗蝕劑層110的第二部分114可以垂直地交疊第二和第三區域rg2和rg3。同時，照射到第二區域rg2上的光的強度可以小于照射到第三區域rg3上的光的強度。

圖19中示出的光掩模20可以安裝在曝光工藝中使用的曝光裝置中。如圖19d所示，光掩模20的光屏蔽圖案24可以包括主圖案mp和抗反射圖案ap。主圖案mp可以限定設置在第一區域rg1上的第一部分112。抗反射圖案ap可以鄰近主圖案mp設置，并且可以限定第二區域rg2。

入射在第二和第三區域rg2和rg3上的光可以從有源圖案act和柵電極ge反射，因此可以發生反射光。然而，由于光掩模20的抗反射圖案ap，從第二區域rg2出現的反射光的強度可能非常小。因此，從第二區域rg2出現的反射光可以不影響第一部分112。換言之，即使省略了抗反射層，也可以不在第一部分112中形成圖6a至圖6c的反射區域dr。

曝光工藝和光掩模20的其它特征可以類似于參考圖10a、10b、10c和10d描述的對應特征。

參考圖20a、20b和20c，可以對曝光的光致抗蝕劑層110執行曝光后烘烤(peb)工藝，然后可以對烘烤的光致抗蝕劑層110進行顯影工藝以形成光致抗蝕劑圖案pp。在一些實施例中，光致抗蝕劑圖案pp可以對應于在顯影工藝之后保留在半導體襯底100上的第一部分112。因此，光致抗蝕劑圖案pp可以在第一區域rg1上，但是可以暴露第二和第三區域rg2和rg3。換言之，光致抗蝕劑圖案pp可以完全覆蓋有源圖案act的第二源/漏部分sdr2，但是可以暴露有源圖案act的第一源/漏部分sdr1。

暴露的第二和第三區域rg2和rg3可以通過摻雜工藝dp摻雜有第一摻雜劑dpt，從而形成摻雜區域105。摻雜區域105可以分別形成在第一源/漏部分sdr1的通過光致抗蝕劑圖案pp暴露的上部分中。同時，被光致抗蝕劑圖案pp覆蓋的第二源/漏部分sdr2可以不用第一摻雜劑dpt摻雜。第一摻雜劑dpt可以是第二類型的摻雜劑，例如砷。

如果光掩模20不包括抗反射圖案ap，則光致抗蝕劑圖案pp可以具有與參照圖7a、7b和7c描述的光致抗蝕劑圖案pp類似的形狀。換言之，光致抗蝕劑圖案pp的形狀可以由于從第二區域rg2反射的光而變化，因此，第二源/漏部分sdr2的一部分可以暴露。另外，凹陷區rc可以形成在光致抗蝕劑圖案pp的上部分中。因此，在摻雜工藝dp期間，第二源/漏部分sdr2的暴露部分可以摻雜有第一摻雜劑dpt。或者，第一摻雜劑dpt可以穿透由凹陷區rc減薄的光致抗蝕劑圖案pp，因此第二源/漏部分sdr2的在光致抗蝕劑圖案pp下面的部分可以摻雜有第一摻雜劑dpt。這些現象可能使將在隨后的工藝中形成的晶體管的性能和/或特性劣化。

然而，根據一些實施例的光掩模20可以包括抗反射圖案ap，使得光致抗蝕劑圖案pp可以形成為具有期望的形狀和期望的厚度，即使抗反射層沒有形成在光致抗蝕劑層110下面。結果，第一源/漏部分sdr1可以選擇性地摻雜有第一摻雜劑dpt。換言之，通過根據一些實施例的制造方法，可以有效地形成晶體管而沒有工藝缺陷。

參考圖21a、21b和21c，可以去除光致抗蝕劑圖案pp。柵間隔物164可以形成在每個柵電極ge的兩個側壁上。接下來，可以將第二摻雜劑提供到有源圖案act中，以分別在第一源/漏部分sdr1和第二源/漏部分sdr2中形成第一摻雜區sd1和第二摻雜區sd2。第二摻雜劑可以是第二類型的摻雜劑，并且第二摻雜劑的種類可以不同于第一摻雜劑dpt的種類。例如，第二摻雜劑可以是磷。同時，摻雜區105的第一摻雜劑dpt可以被擴散以形成從第一源/漏區sd1橫向地(例如沿著第二方向)延伸的延伸區106。

再次參考圖16a、16b和16c，硅化物層171可以分別形成在第一和第二摻雜區sd1和sd2上。蝕刻停止層167可以形成在半導體襯底100的整個表面上。第一層間絕緣層126可以形成在蝕刻停止層167上。接觸124可以形成為穿透第一層間絕緣層126和蝕刻停止層167。接觸124可以分別電連接到第一和第二摻雜區sd1和sd2。第二層間絕緣層146可以形成在第一層間絕緣層126上，導線191可以形成在第二層間絕緣層146中。導線191可以分別連接到接觸124。

根據一些實施例的光掩模可以包括抗反射圖案，因此，即使不使用抗反射層，也可以減小或最小化曝光工藝的反射光的影響。結果，可以形成能夠減少后續工藝中的工藝缺陷的光致抗蝕劑圖案，而不增加工藝成本。此外，可以借助于使用光掩模形成的光致抗蝕劑圖案而在特定區域上選擇性地執行晶體管的摻雜工藝。此外，抗反射圖案可以不通過例如使其節距或特征尺寸小于由曝光工藝的分辨率限定的臨界尺寸而被轉印到光致抗蝕劑圖案。

已經公開了示例性實施例，并且盡管采用了特定術語，但是它們僅以一般和描述性意義使用和解釋，而不是為了限制的目的。在一些情況下，如在提交本申請時對于本領域普通技術人員顯而易見的，結合特定實施例描述的特征、特性和/或元件可以單獨使用，或與結合其他實施例描述的特征、特性和/或元件結合地使用，除非另有明確說明。因此，本領域技術人員將理解，在不脫離如所附權利要求中闡述的本發明的精神和范圍的情況下，可以進行形式和細節上的各種改變。

在2016年2月17日向韓國知識產權局提交的發明名稱為“photomaskandmethodformanufacturingsemiconductordeviceusingthesame(光掩模和使用該光掩模制造半導體器件的方法)”的韓國專利申請第10-2016-0018622號通過引用被整體合并于此。