專利名稱：一種新型數據流dsp中信號處理硬件的控制器結構的制作方法
技術領域：
本發明涉及ー種新型數據流DSP中信號處理硬件的可編程控制器結構。準確地說涉及ー種獨有的數據流可重組細胞陣列機的控制模塊結構。屬于集成電路設計領域。
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背景技術：
當前消費類電子設備需要巨大的DSP，視頻/音頻處理能力。目前，硬件工程師實施其算法的硬件選擇只有ASIC、現成的可編程數字信號處理器和FPGAt5ASIC使用和功能是固定的，客戶不能作任何改變，所以無法滿足各種客戶不同的需求。但硬件ASIC具有低功耗，高性能，低成本，高產量等優點。但它們的缺點是設計成本高，設計周期長；以TI公司的DSP為代表的可編程DSP，客戶需要一組軟件工程師來寫軟件。通用DSP機的優點是可編程式來實現任何算法，使用方便。缺點是低性能，芯片的價格，功耗高，軟件設計成本高；FPGA的價格昂貴的，功率消耗大，性能低，功能有限，設計困難。優點是設計靈活方便。因此，當前客戶急需一種低成本，低能耗及可編程的高性能DSP芯片。針對客戶的需求和ASIC、可編程數字信號處理器及FPGA的缺點，我們設計了ー種獨有的數據流DSP。其中可重組細胞陣列機的控制模塊為該DSP的主要部件之一，用來控制數據流動和預處理。本發明主要涉及控制模塊的具體設計結構。
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發明內容
本發明的主要內容是可重組細胞陣列機的控制單元。細胞陣列機由運算模塊和控制模塊的組合來構成算法。控制模塊主要是由算數邏輯擴展自動機(algorithmic FSM)構成的輸入輸出控制群，由擴展自動機單元構成，這種自動機單元是專門為底層的硬件編程而設計的，并針對典型的圖像和視頻處理算法做了優化設計。具有極高的執行效率。本發明的自動機是擴展的機器結構，狀態轉移的條件可以是算數邏輯表達式，輸出也是算數邏輯表達式的結果。此種自動機在ASIC設計中十分常見。如果使用通常的可編程控制器，則需要很多條指令(很多時鐘周期)來完成ー個狀態轉移。使用本發明的控制器，每個狀態轉移就只需要一個時鐘周期。一種針對這種機器的C語言擴展結構可以用來實現其設計自動化。
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圖I是自動機結構圖
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具體實施例方式下面結合附圖具體描述這種自動機單元的結構和工作方式如圖I，本發明的自動機可以有 數據輸入和輸出， 邏輯輸入和輸出，
下一狀態的輸出，·內部保存的數值狀態，譬如計數值等。
這種自動機單元如圖I所示。自動機可以有多個數字和邏輯輸入變量。圖I左上角是邏輯輸入(Boolean inputs),右下角有數字輸入(number inputs)。在數字輸入上面有一排選擇器，用來為其上面的運算器(0P1，0P2，…，OPn)選擇輸入變量。這些選擇器是可重構的。每個選擇器可以從4-6個變量中選取ー個。運算器對輸入數據進行操作，其結果送到上面的總線去。某些總線的結果可以作為自動機的數值輸出，由右邊的選擇器送給數值輸出(number outputs)。數值輸出的選擇器也是可重構的，每個選擇器可以從2-4個數值中選ー個。部分數值運算結果保存起來，可以參加下一狀態時的運算。中間的ー組選擇器選取ー些數值結果送給上面的比較器組(CMP1，…，CMPk)。這組選擇器也是可重組的。比較的結果是ー組邏輯值，和輸入的邏輯值用邏輯運算組合后產生下一狀態和邏輯輸出值。這個單元中的可重構部件包括(I)所有的選擇器，(2)所有的運算器(0P1，…，OPn)，(3)所有的比較器(CMPI, ···, CMPk), (4)邏輯運算器。 運算器都是同構的，每個運算器可以實現加、減、求負、移位、直通等各種操作。算子長度可以為8、16和24位。每個運算器的操作由其重構寄存器控制。·比較器也都是同構的，每個比較器可以實現大于、小于、等于、不等、大于等于、小于等于的比較。每個比較器也是由其重構寄存器控制。·邏輯運算器可以實現其輸入信號的所有各種邏輯組合。這里，我們使用了積之和(sum-of-product)的結構。和PLA結構ー樣,姆個邏輯輸入都有正反兩個值。下一狀態也由邏輯運算器產生。邏輯運算器的輸出也用來控制內部數值變量的存儲。
權利要求
1.一種可重組細胞陣列機的由算數邏輯擴展自動機(FSM)構成的輸入輸出控制單元結構。擴展自動機的輸入由算數和邏輯表達式組成，輸出可以是算數和邏輯值，內部狀態可以是邏輯和數字值。包括圖I所示的由選擇器，運算器(OPl,…，OPn)，比較器(CMP1，…，CMPk),邏輯運算器(Boolean logic)組成的自動機單元結構。其特征在于I)所有的選擇器，所有的運算器(0P1，…，OPn)，所有的比較器(CMP1，…，CMPk)，所有邏輯運算器都是可重構的。2)運算器都是同構的，每個運算器可以實現加、減、求負、移位、直通等各種操作。算子長度可以為8、16和24位。每個運算器的操作由其重構寄存器控制。3)比較器也都是同構的，每個比較器可以實現大于、小于、等于、不等、大于等于、小于等于的比較。每個比較器也是由其重構寄存器控制。4)邏輯運算器可實現輸入信號的所有各種邏輯組合。使用積之和(sum-of-product)結構。每個邏輯輸入都有正反兩個值。下一狀態也由邏輯運算器產生。邏輯運算器的輸出也用來控制內部數值變量的存儲。
全文摘要
一種新型數據流DSP中信號處理硬件的控制器結構，主要是由算數邏輯擴展自動機(algorithmic FSM)構成的輸入輸出控制群，由擴展自動機單元構成，狀態轉移的條件可以是算數邏輯表達式，輸出也是算數邏輯表達式的結果。擴展自動機單元包括1)所有的選擇器，(2)所有的運算器(OP1，…，OPn)，(3)所有的比較器(CMP1，…，CMPk)，(4)邏輯運算器。這些單元都是可重構的。這種自動機單元是專門為底層的硬件編程而設計的，并針對典型的圖像和視頻處理算法做了優化設計。具有極高的執行效率。
文檔編號G05B19/05GK102650860SQ20111004674
公開日2012年8月29日 申請日期2011年2月25日 優先權日2011年2月25日
發明者劉鎮弢, 李濤, 杜慧敏, 蔣林, 韓俊剛 申請人:西安郵電學院