專利名稱：一種模擬速度輸出的裝置及方法
技術領域：
本發(fā)明涉及電子技術領域，具體涉及一種模擬速度輸出的裝置及方法。
背景技術：
當前智能交通和電子警察產品行業(yè)，正處在一個極短的時間而又發(fā)展迅速的階段中。正是由于此原因，所以相對的后期產品制作和現(xiàn)場安裝調試，都缺乏有效的工具和手段來保證所生產的產品和工程的質量。缺少必要的專用標準信號源進行調試和測試。而目前對于該行業(yè)，也沒有有效的產品生產和現(xiàn)場調試的工具和手段。在現(xiàn)有的產品生產和現(xiàn)場調試中，大部分都是用一些簡單的土辦法來完成少數(shù)的功能調試。如:自制手動模擬環(huán)形線圈板或駕駛各種機動車來代替等。其主要目的就是在系統(tǒng)調試過程中，向系統(tǒng)提供一些簡單的有、無隨機信號而已。此方法不能產生統(tǒng)一標準或持續(xù)穩(wěn)定的信號源，滿足不了一致、重復性的信號輸出需求。此類方法是無法滿足和保證后續(xù)產品生產、安裝的進度和質量。沒有統(tǒng)一的標準和參考設備，不能給生產和現(xiàn)場人員提供有效的基準數(shù)據(jù)作參考依據(jù)。因此，在實際的工作中，現(xiàn)有的土方法給生產和現(xiàn)場帶來了諸多的不便和繁重的工作。特別是無法保證生產出來的產品質量，也給現(xiàn)場系統(tǒng)調試帶來了很大的問題和隱患。
發(fā)明內容
針對現(xiàn)有技術的不足，本發(fā)明提供了一種模擬速度輸出的裝置及方法，用于模擬道路上機動車行駛的速度輸出。本發(fā)明技術方案是:
一種模擬速度輸出的裝置，包括第一處理器、第二處理器、B⑶碼轉7段碼轉換器、門陣列數(shù)碼管地址譯碼器、數(shù)碼管顯示器、第一驅動器、第二驅動器、I/O輸出接口模塊、LED燈、速度輸出模式選擇開關；
速度輸出模式選擇開關連接第一處理器，第一處理器的輸出端分別連接第一驅動器的輸入端、第二驅動器的輸入端、B⑶碼轉7段碼轉換器的輸入端和門陣列數(shù)碼管地址譯碼器的輸入端，第一驅動器的輸出端連接I/O輸出接口模塊的輸入端，第二驅動器的輸出端連接LED燈，BCD碼轉7段碼轉換器的輸出端和門陣列數(shù)碼管地址譯碼器的輸出端均連接至數(shù)碼管顯示器，第二處理器的輸出端連接第一處理器的輸入端。所述第一處理器分別連接第一復位電路和第一振蕩電路。所述第二處理器分別連接第二復位電路和第二振蕩電路。所述速度輸出模式選擇開關是用于選擇速度的輸出模式的裝置，速度的輸出模式包括固定速輸出模式和連續(xù)可變速度輸出模式。所述第一處理器是用于通過其I/O端口模擬車道上的機動車經(jīng)過環(huán)形線圈的信號的裝置。所述第二處理器是用于采用中斷方式向第一處理器提供標準時鐘脈沖信號的裝置。將所述模擬速度輸出的裝置按3U結構尺寸制成板卡，可以插入3U標準工業(yè)機箱內。采用所述的模擬速度輸出的裝置進行模擬速度輸出的方法，包括以下步驟:
步驟1:第一處理器將I/O端口的電平全部清零，即將各I/O端口的電平置為低電平，
并設定速度輸出的定時時間和選擇速度輸出模式，將所有LED燈全部關滅；
第一處理器的每對I/O端口構成一對模擬速度輸出信號，即模擬一條車道上的機動車經(jīng)過兩個環(huán)形線圈，每對I/O端口信號模擬成車道上的固定間距的兩個環(huán)形線圈的速度信號輸出；
步驟2:將第一處理器的端口 1/01的電平置高電平，模擬車道上的車輛經(jīng)過第一個環(huán)形線圈，此時該電平信號經(jīng)第一驅動器輸出至其對應的I/O輸出接口模塊，并控制其對應的LED燈點亮；
步驟3:第二處理器向第一處理器提供標準時鐘信號，第一處理器將其作為定時計數(shù)最小單位，當?shù)谝惶幚砥鞫〞r計數(shù)達到定時時間，則將與1/01端口相鄰的1/02端口的電平置高電平，模擬車道上的車輛經(jīng)過第二個環(huán)形線圈，該電平信號經(jīng)第二驅動器輸出至其對應的I/O輸出接口模塊，并控制其對應的LED燈點亮；
步驟4:第一處理器根據(jù)對應模擬速度輸出的定時時間和設定的車道上第一個環(huán)形線圈到第二個環(huán)形線圈的間距，得到BCD碼形式的模擬速度值；
步驟5:第一處理器將得到的BCD碼形式的模擬速度值經(jīng)數(shù)據(jù)總線輸出至BCD碼轉7段碼轉換器，轉換成7段碼輸出值；同時第一處理器輸出地址總線到門陣列數(shù)碼管地址譯碼器進行地址譯碼，門陣列數(shù)碼管地址譯碼器輸出有效信號，選通對應的BCD碼轉7段碼轉換器的有效位，通過數(shù)碼管顯示器顯示；
步驟6:第一處理器延時一段時間，將1/01端口和1/02端口置低電平并控制兩個端口對應的LED燈關滅，完成一次模擬速度輸出，所述的延時時間根據(jù)所需模擬速度設定；
步驟7:循環(huán)執(zhí)行步驟2 步驟6，對第一處理器的每對I/O端口模擬成車道上的固定間距的兩個環(huán)形線圈的速度信號輸出。有益效果:
本發(fā)明可以輸出4路獨立的I/O模擬脈沖信號，每個I/O可以模擬成一個線圈輸出。經(jīng)過第一處理器控制輸出，可以使每兩個I/O構成一對信號輸出(相當于模擬一條車道上的兩個線圈)。通過另一片獨立的處理器采用中斷方式輸出標準定時脈沖信號，減輕了第一處理器的負擔，使計算出的速度精度得到了可靠保證，生產測試和現(xiàn)場調試的速度得到很大的提高，并能保證產品和工程的質量。對于現(xiàn)場的實際應用能提高其工程進度。利用低廉價通用的單片機完成高質量的產品，采用兩片單片機各完成不同的功能模塊，使系統(tǒng)設計簡單合理。同時，也可以通過對兩片處理器分別編程，則可以完成其它的功能。達到了一板多用的效果。本發(fā)明帶有速度值數(shù)碼顯示和I/o狀態(tài)LED燈指示功能，使現(xiàn)場和操作人員直觀地了解現(xiàn)場情 況。本發(fā)明可以通過面板速度輸出模式選擇開關，方便地設定在變速和定速兩種模式中的一種方式下工作。采用3U結構尺寸，可以方便地插入到現(xiàn)有機箱內，避免再開發(fā)外結構殼體。
圖1為本發(fā)明具體實施方式
的模擬速度輸出的裝置結構框 圖2為本發(fā)明具體實施方式
的模擬速度輸出的裝置電路原理 圖3為本發(fā)明具體實施方式
的模擬速度輸出的裝置按3U結構尺寸制成板卡的器件布置的不意 圖4為本發(fā)明具體實施方式
的模擬速度輸出的裝置模擬一條車道的波形示意 圖5為本發(fā)明具體實施方式
的模擬速度輸出方法流程圖。
具體實施例方式下面結合附圖對本發(fā)明的具體實施方式
進行詳細說明。如圖1所示，一種模擬速度輸出的裝置，包括第一處理器、第二處理器、B⑶碼轉7段碼轉換器、門陣列數(shù)碼管地址譯碼器、數(shù)碼管顯示器、第一驅動器、第二驅動器、I/o輸出接口模塊、LED燈、速度輸出模式選擇開關；
本實施方式的模擬速度輸出的裝置電路如圖2所示，第一處理器選用AT89C2051型單片機，第二處理器選用AT89C51型單片機，B⑶碼轉7段碼轉換器選用型號為MC14511B，第一驅動器和第二驅動器均選用施密特驅動器74HC14，I/O輸出接口模塊選用型號為DB15I/O0
第一處理器是用于通過其I/O端口模擬車道上的機動車經(jīng)過環(huán)形線圈的信號的裝置，第一處理器控制4根I/O信號輸出即4個I/O輸出接口模塊,每兩個I/O信號模擬一個車道，根據(jù)不同的速度值，經(jīng)過計算得到需要的定時計數(shù)值，再根據(jù)定時計數(shù)值控制每個I/O的定時時間模擬機動車速度輸出，在兩個I/O信號間產生了相當于車輛通過環(huán)形線圈的模擬信號波形，同時，將對應速度值轉化為BCD碼形式送到BCD碼轉7段碼轉換器進行轉碼后數(shù)碼顯示并控制對應LED燈的指示狀態(tài)。第一處理器分別連接第一復位電路和第一振蕩電路。第一復位電路向第一處理器提供上電復位信號，使第一處理器內部各地址和數(shù)據(jù)寄存器清零，從起始地址開始運行。第一振蕩電路向第一處理器提供時鐘源，根據(jù)此時鐘源，使第一處理器在統(tǒng)一的脈沖時鐘下執(zhí)行指令運行。第二處理器是采用中斷方式輸出，向第一處理器提供標準時鐘信號的裝置。第二處理器分別連接第二復位電路和第二振蕩電路。第二復位電路向第二處理器提供上電復位信號，使第二處理器內部各地址和數(shù)據(jù)寄存器清零，程序從起始地址開始運行。第二振蕩電路向第二處理器提供時鐘源，根據(jù)此時鐘源，使第二處理器在統(tǒng)一的脈沖時鐘下執(zhí)行指令運行。第一處理器和第二處理器均采用單片機。B⑶碼轉7段碼轉換器將從第一處理器數(shù)據(jù)線上傳送過來的B⑶碼格式數(shù)據(jù)，轉換成數(shù)碼管能夠顯示的7段碼信號。門陣列數(shù)碼管地址譯碼器將從第一處理器地址線上傳過來的地址信號，譯碼成對應BCD碼轉7段碼轉換器的選通信號，使每個對應的BCD碼轉7段碼轉換器能夠接收到應該得到的數(shù)據(jù)。數(shù)碼管顯示器根據(jù)對應的BCD碼轉7段碼轉換器的輸出信號進行數(shù)據(jù)顯示，引腳低電平燈亮，高電平燈滅(數(shù)碼管為共陰極)。第一驅動器對第一處理器輸出的I/O信號增強驅動能力，同時也避免第一處理器的I/O直接與外部連接受到損壞和干擾。第二驅動器對第一處理器輸出的I/O信號增強驅動能力，并與4個LED燈構成發(fā)光顯示電路。DB15 I/O輸出接口模塊用作第一驅動器與外部的接口。四個LED a(LEDl、LED2、LED3、LED燈)作為第一處理器輸出的I/O信號對應狀態(tài)
顯示作用。速度輸出模式選擇開關連接第一處理器，第一處理器的輸出端分別連接第一驅動器的輸入端、第二驅動器的輸入端、6個BCD碼轉7段碼轉換器的輸入端和6個門陣列數(shù)碼管地址譯碼器的輸入端，第一驅動器的輸出端連接4個I/O輸出接口模塊的輸入端，第二驅動器的輸出端連接4個LED燈，6個BCD碼轉7段碼轉換器的輸出端和6個門陣列數(shù)碼管地址譯碼器的輸出端均連接至6個數(shù)碼管顯示器，第二處理器的輸出端連接第一處理器的輸入端。速度輸出模式選擇開關是用于選擇速度的輸出模式的裝置，速度的輸出模式包括固定速度輸出模式和連續(xù)可變速度輸出模式。本實施方式中，連續(xù)可變速度輸出模式設定為連續(xù)以I公里/小時的速度增量遞增的速度輸出，連續(xù)速度變化范圍在20公里/小時到255公里/小時之間循環(huán)。固定速度輸出模式設定為100公里/小時速度輸出。將模擬速度輸出的裝置按3U標準工業(yè)機箱結構尺寸制成板卡，如圖3所示，可以插入3U標準工業(yè)機箱。
采用上述的模擬速度輸出的裝置進行模擬速度輸出的方法，流程如圖5所示，包括以下步驟:
步驟1:第一處理器將I/O端口的電平全部清零，即將各I/O端口的電平置為低電平，并設定速度輸出的定時時間和選擇速度輸出模式，將所有LED燈全部關滅；
第一處理器的每對I/O端口構成一對模擬速度輸出信號，即模擬一條車道上的機動車經(jīng)過兩個環(huán)形線圈，每對I/O端口信號模擬成車道上的固定間距的兩個環(huán)形線圈的速度信號輸出；本實施方式中，1/01、1/02構成一對模擬速度輸出信號，即模擬一條車道上的車輛經(jīng)過兩個環(huán)形線圈，1/03、1/04構成另一對模擬速度輸出信號，即模擬另一條車道上的車輛經(jīng)過兩個環(huán)形線圈；本實施方式中，第一個線圈和第二個線圈在車道上的固定間距為2米；步驟2:將第一處理器的端口 1/01的電平置高電平，模擬車道上的車輛經(jīng)過第一個環(huán)形線圈，此時該電平信號經(jīng)第一驅動器輸出至其對應的I/O輸出接口模塊，并控制其對應的LED燈點亮；
步驟3:第二處理器向第一處理器提供標準時鐘信號，第一處理器以此作為定時計數(shù)最小單位。當?shù)谝惶幚砥鞫〞r計數(shù)達到定時時間，則將與1/01端口相鄰的1/02端口的電平置高電平，模擬車道上的車輛經(jīng)過第二個環(huán)形線圈，該電平信號經(jīng)第二驅動器輸出至其對應的I/O輸出接口模塊，并控制其對應的LED燈點亮；
步驟4:第一處理器根據(jù)對應模擬速度輸出的定時時間，和設定的車道上第一個環(huán)形線圈到第二個環(huán)形線圈的間距，得到BCD碼形式的模擬速度值。步驟5:第一處理器將得到的B⑶碼形式的模擬速度值經(jīng)數(shù)據(jù)總線輸出至B⑶碼轉I段碼轉換器，轉換成7段碼輸出值；同時第一處理器輸出地址總線到門陣列數(shù)碼管地址譯碼器進行地址譯碼，門陣列數(shù)碼管地址譯碼器輸出有效信號，選通對應的BCD碼轉7段碼轉換器的有效位，通過數(shù)碼管顯示器顯示；
步驟6:第一處理器延時一段時間，將1/01端口和1/02端口置低電平并控制兩個端口對應的LED燈關滅，完成一次模擬速度輸出，所述的延時時間根據(jù)所需模擬速度設定；
步驟7:循環(huán)執(zhí)行步驟疒步驟6，對第一處理器的1/03、1/04模擬成車道上的固定間距的兩個環(huán)形線圈的速度信號輸出。如圖4所示，環(huán)形線圈I和環(huán)形線圈2被仿真成現(xiàn)場車道的實際安裝布局，即上述第一個環(huán)形線圈和第二個環(huán)形線圈，1/01、1/02是由第一處理器經(jīng)第一驅動器增強后，接到DB15 I/O輸出接口模塊的信號(若需要模擬第二條車道，可以用相同的方法由1/03、1/04組成第二條車道)。tl是模擬機動車到達第一個環(huán)形線圈開始計時的初始時間，在此時第一處理器將對應1/01信號由低電平‘0’置位到高電平‘I’后經(jīng)第一驅動器輸出。根據(jù)所要模擬輸出的速度V與模擬兩個環(huán)形線圈固定間距S，計算得到實際的定時時間T。T=S/V公里/小時
由第二處理器提供時鐘信號，第一處理器定時計數(shù)達到T后，再由第一處理器經(jīng)第一驅動器輸出將1/02由低電平‘0’置位到高電平‘I’。經(jīng)過一段時間延時后(大約I秒)，第一處理器將1/01、1/02全部置位到低電平狀態(tài)，至此完成某個速度V的模擬輸出過程，速度值通過數(shù)碼管顯示 器顯示。
權利要求
1.一種模擬速度輸出的裝置，用于模擬車道的速度輸出，其特征在于:包括第一處理器、第二處理器、B⑶碼轉7段碼轉換器、門陣列數(shù)碼管地址譯碼器、數(shù)碼管顯示器、第一驅動器、第二驅動器、I/O輸出接口模塊、LED燈、速度輸出模式選擇開關； 速度輸出模式選擇開關連接第一處理器，第一處理器的輸出端分別連接第一驅動器的輸入端、第二驅動器的輸入端、B⑶碼轉7段碼轉換器的輸入端和門陣列數(shù)碼管地址譯碼器的輸入端，第一驅動器的輸出端連接I/o輸出接口模塊的輸入端，第二驅動器的輸出端連接LED燈，BCD碼轉7段碼轉換器的輸出端和門陣列數(shù)碼管地址譯碼器的輸出端均連接至數(shù)碼管顯示器，第二處理器的輸出端連接第一處理器的輸入端。
2.根據(jù)權利要求1所述的模擬速度輸出的裝置，其特征在于:所述第一處理器分別連接第一復位電路和第一振蕩電路。
3.根據(jù)權利要求1所述的模擬速度輸出的裝置，其特征在于:所述第二處理器分別連接第二復位電路和第二振蕩電路。
4.根據(jù)權利要求1所述的模擬速度輸出的裝置，其特征在于:所述速度輸出模式選擇開關是用于選擇速度的輸出模式的裝置，速度的輸出模式包括固定速輸出模式和連續(xù)可變速度輸出模式。
5.根據(jù)權利要求1所述的模擬速度輸出的裝置，其特征在于:所述第一處理器是用于通過其I/O端口模擬車道上的機動車經(jīng)過環(huán)形線圈的信號的裝置。
6.根據(jù)權利要求1所述的模擬速度輸出的裝置，其特征在于:所述第二處理器是用于采用中斷方式向第一 處理器提供標準時鐘脈沖信號的裝置。
7.根據(jù)權利要求1所述的模擬速度輸出的裝置，其特征在于:將所述模擬速度輸出的裝置按3U結構尺寸制成板卡，可以插入3U標準工業(yè)機箱內。
8.采用權利要求1所述的模擬速度輸出的裝置進行模擬速度輸出的方法，其特征在于:包括以下步驟: 步驟1:第一處理器將I/O端口的電平全部清零，即將各I/O端口的電平置為低電平，并設定速度輸出的定時時間和選擇速度輸出模式，將所有LED燈全部關滅； 第一處理器的每對I/O端口構成一對模擬速度輸出信號，即模擬一條車道上的機動車經(jīng)過兩個環(huán)形線圈，每對I/O端口信號模擬成車道上的固定間距的兩個環(huán)形線圈的速度信號輸出； 步驟2:將第一處理器的端口 1/01的電平置高電平，模擬車道上的車輛經(jīng)過第一個環(huán)形線圈，此時該電平信號經(jīng)第一驅動器輸出至其對應的I/O輸出接口模塊，并控制其對應的LED燈點亮； 步驟3:第二處理器向第一處理器提供標準時鐘信號，第一處理器將其作為定時計數(shù)最小單位，當?shù)谝惶幚砥鞫〞r計數(shù)達到定時時間，則將與1/01端口相鄰的1/02端口的電平置高電平，模擬車道上的車輛經(jīng)過第二個環(huán)形線圈，該電平信號經(jīng)第二驅動器輸出至其對應的I/O輸出接口模塊，并控制其對應的LED燈點亮； 步驟4:第一處理器根據(jù)對應模擬速度輸出的定時時間和設定的車道上第一個環(huán)形線圈到第二個環(huán)形線圈的間距，得到BCD碼形式的模擬速度值； 步驟5:第一處理器將得到的BCD碼形式的模擬速度值經(jīng)數(shù)據(jù)總線輸出至BCD碼轉7段碼轉換器，轉換成7段碼輸出值；同時第一處理器輸出地址總線到門陣列數(shù)碼管地址譯碼器進行地址譯碼，門陣列數(shù)碼管地址譯碼器輸出有效信號，選通對應的BCD碼轉7段碼轉換器的有效位，通過數(shù)碼管顯示器顯示； 步驟6:第一處理器延時一段時間，將1/01端口和1/02端口置低電平并控制兩個端口對應的LED燈關滅，完成一次模擬速度輸出，所述的延時時間根據(jù)所需模擬速度設定； 步驟7:循環(huán)執(zhí)行步驟2 步驟6，對第一處理器的每對I/O端口模擬成車道上的固定間距的兩個環(huán)形線圈的速度信 號輸出。
全文摘要
本發(fā)明提供一種模擬速度輸出的裝置及方法，該裝置包括第一處理器、第二處理器、BCD碼轉7段碼轉換器、門陣列數(shù)碼管地址譯碼器、數(shù)碼管顯示器、第一驅動器、第二驅動器、I/O輸出接口模塊、LED燈、速度輸出模式選擇開關；速度輸出模式選擇開關連接第一處理器，第一處理器的輸出端分別連接第一驅動器輸入端、第二驅動器輸入端、BCD碼轉7段碼轉換器輸入端和門陣列數(shù)碼管地址譯碼器輸入端，第一驅動器輸出端連接I/O輸出接口模塊輸入端，第二驅動器輸出端連接LED燈，BCD碼轉7段碼轉換器輸出端和門陣列數(shù)碼管地址譯碼器輸出端均連接至數(shù)碼管顯示器。每兩個I/O構成一對信號輸出，通過第二處理器采用中斷方式輸出標準定時脈沖信號，使速度精度得到可靠保證。
文檔編號G05B19/042GK103226336SQ201310156048
公開日2013年7月31日 申請日期2013年4月28日 優(yōu)先權日2013年4月28日
發(fā)明者柏立軍, 黃曉冬, 陸增喜 申請人:遼寧天久信息科技產業(yè)有限公司