本實用新型涉及一種數據傳輸系統，特別是涉及一種基于FPGA和ARM實時控制的數據傳輸系統。
背景技術：
：在數據傳輸過程中，傳輸距離比較遠，或者是為了節省硬件資源，往往采用串行通信，這樣就需要將上位機傳送的數據串行輸出到通信接口。串并轉換是FPGA設計的一個重要技巧，它是數據流處理的常用手段，也是面積與速度互換思想的直接體現。串并轉換的實現方法多種多樣，根據數據的排序和數量的要求，可以選用移位寄存器、RAM、SRAM、SDRAM等實現。在工業中，有時候被測系統和上位機有一定的距離，如果直接把測量的并行數據傳送到上位機，將會出現數據信號的衰減和信號延時問題，有可能使信號時序錯位，從而達不到系統測試的要求。為此，需要研制一種高速實時的數據傳輸系統，用來完成被測數據無失真的、實時的、遠距離與上位機的通信，并能接收上位機的控制指令，實現工作狀態的遠程交互。技術實現要素：鑒于以上所述現有技術的缺點，本實用新型的目的在于提供一種基于FPGA和ARM實時控制的數據傳輸系統，用于解決現有技術中存在的上述問題。為實現上述目的及其他相關目的，本實用新型提供如下技術方案：一種基于FPGA和ARM實時控制的數據傳輸系統，至少包括：電源模塊、IO控制模塊、FPGA模塊、ARM控制模塊和上位機；所述FPGA模塊包括FPGA處理器、片外緩存模塊和時鐘控制模塊，所述的IO控制模塊、片外緩存模塊和時鐘控制模塊均分別與所述FPGA處理器相連；所述ARM控制模塊包括ARM控制器和與所述ARM控制器相連的存儲器；所述ARM控制器與FPGA處理器、上位機相連；電源模塊與所述的IO控制模塊、FPGA處理器和ARM控制器均相連。優選地，所述電源模塊包括LDO電源和DCDC電源，所述LDO電源與FPGA處理器相連；所述DCDC電源與所述的IO控制模塊和ARM控制器均相連。優選地，所述DCDC電源的輸出電壓為3.3V。優選地，所述LDO電源的輸出電壓有1.2V和2.5V。優選地，所述ARM控制器通過以太網接口將數據高速實時的傳輸給所述上位機。如上所述，本實用新型的基于FPGA和ARM實時控制的數據傳輸系統，具有以下有益效果：1）能夠完成被測數據無失真的、實時的、遠距離與上位機的通信，并能接收上位機的控制指令，實現工作狀態的遠程交互。2）速度快、功耗低、可靠性高、集成度高、管腳資源豐富、時鐘頻率高、編程配置靈活、易于重構、開發周期短，以及設計費用低。附圖說明圖1顯示為本實用新型的基于FPGA和ARM實時控制的數據傳輸系統示意圖。元件標號說明1電源模塊2IO控制模塊3FPGA處理器4片外緩存模塊5時鐘控制模塊6ARM控制器7存儲器8上位機具體實施方式以下由特定的具體實施例說明本實用新型的實施方式，熟悉此技術的人士可由本說明書所揭露的內容輕易地了解本實用新型的其他優點及功效。請參閱圖1。須知，本說明書所附圖式所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內容，以供熟悉此技術的人士了解與閱讀，并非用以限定本實用新型可實施的限定條件，故不具技術上的實質意義，任何結構的修飾、比例關系的改變或大小的調整，在不影響本實用新型所能產生的功效及所能達成的目的下，均應仍落在本實用新型所揭示的技術內容所能涵蓋的范圍內。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本實用新型可實施的范圍，其相對關系的改變或調整，在無實質變更技術內容下，當亦視為本實用新型可實施的范疇。如圖1所示，本實用新型提供一種基于FPGA和ARM實時控制的數據傳輸系統，至少包括：電源模塊1、IO控制模塊2、FPGA模塊、ARM控制模塊和上位機8；所述的IO控制模塊2、FPGA模塊和ARM控制模塊均分別與所述電源模塊1相連；所述的IO控制模塊2、FPGA模塊、ARM控制模塊和上位機8依次相連。其中FPGA模塊作為數據預處理器，完成并行數據到串行數據的轉換等數據預處理任務；ARM控制模塊作為中央處理控制器，主要完成從FPGA處理器3中讀取已經預處理好的數據，并通過以太網口完成與上位機8的實時通信任務。所述上位機8按照數據傳輸協議解調出各類物理變量，記錄并存儲。測試人員通過上位機8完成工作狀態的遠程控制與各種信息交互任務。參考圖1，所述FPGA模塊包括FPGA處理器3、片外緩存模塊4和時鐘控制模塊5，所述的IO控制模塊2、片外緩存模塊4和時鐘控制模塊5均分別與所述FPGA處理器3相連；所述ARM控制模塊包括ARM控制器6和與所述ARM控制器6相連的存儲器7；所述ARM控制器6與FPGA處理器3、上位機8相連；優選地，所述ARM控制器6通過以太網接口將數據高速實時的傳輸給所述上位機8。所述電源模塊1與所述的IO控制模塊2、FPGA處理器3和ARM控制器6均相連。參考圖1，所述電源模塊1包括LDO電源和DCDC電源，所述LDO電源與FPGA處理器3相連；所述DCDC電源與所述的IO控制模塊2和ARM控制器6均相連。所述DCDC電源的輸出電壓為3.3V。所述LDO電源的輸出電壓有1.2V和2.5V。所述片外緩存模塊4包括SRAM和SDRMM。本實用新型的基于FPGA和ARM實時控制的數據傳輸系統能夠完成被測數據無失真的、實時的、遠距離與上位機8的通信，并能接收上位機8的控制指令，實現工作狀態的遠程交互。另外，本基于FPGA和ARM實時控制的數據傳輸系統速度快、功耗低、可靠性高、集成度高、管腳資源豐富、時鐘頻率高、編程配置靈活、易于重構、開發周期短，以及設計費用低。上述實施例僅例示性說明本實用新型的原理及其功效，而非用于限制本實用新型。任何熟悉此技術的人士皆可在不違背本實用新型的精神及范疇下，對上述實施例進行修飾或改變。因此，凡所屬
技術領域：
中具有通常知識者在未脫離本實用新型所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本實用新型的權利要求所涵蓋。當前第1頁1 2 3