專利名稱：一種快速除法器的制作方法
技術領域：
本發明屬于電子器件中的除法器，特別涉及一種除數為3×2n的快速除法器，其中n為0、1、2、3、……任意正整數。
背景技術：
在數字信號處理的各種運算中，除法是最為復雜，也是最有潛力可以挖掘的一種運算。但在通用的CPU、DSP中往往不專門用硬件實現一個除法器，原因是在一般的應用場合中，除法所占的比例非常小；而且除法器的設計較其他運算部件要復雜很多。所以通常的做法是在其他運算部件，如ALU和/或乘法器的基礎上編寫軟件，構成除法運算子程序。但在特定的應用領域，如在數制轉換、數據解包時，情況有所不同，除法運算占有相當的比重。如果單純使用軟件做除法運算往往無法滿足要求。
在ZL89106625.X專利文件中公開了一種冗余碼高速陣列除法器，在ZL00121760.7專利文件中公開了一種高基除法器及方法，在ZL99121853.1專利文件中公開了一種低速限的低抖動率分數除法器，在ZL01110397.3專利文件中公開了一種超長度的陣列式組合邏輯除法器，在ZL01132302.7專利文件中公開了一種除法器。其共同缺點是結構復雜，使用元器件多，運算速度慢。尤其是要求特別高速除法運算的場合，現有的除法器無法滿足需要。

發明內容
本發明要解決現有技術中存在的結構復雜，使用元器件多，運算速度慢的問題，從而提供一種除數為3×2n(n為0、1、2、3、……整數)的快速除法器。
本發明的技術解決方案如下被除數是0~11，除數是3×2n，當n＝0時的快速除法器如圖1所示。A、B、C、D是一個4位二進制的被除數，作為4個輸入端；隱含的除數是3×2n，n＝0；O1、O2是除法結果的二進制的商；O3、O4是除法的結果的二進制的余數；ADD2、ADD11、ADD12、ADD13是任意的多于兩位的二進制加法器。二進制加法器的輸入端X表示第一個加數，Y表示第二個加數；二進制加法器的輸出端用F表示，X、Y、F后面的系數表示二進制數的權，1表示權為的20位，2表示權為的21位，3表示權為的22位，4表示權為的23位。
其電路連接關系如圖1所示，輸入端A連接ADD2的X2腳，同時連接ADD11的X2腳；輸入端B連接ADD2的X1腳，同時連接ADD11的X1腳；輸入端C連接ADD2的Y2腳，輸入端D連接ADD2的Y1腳；ADD2的F3腳連接ADD11的Y1腳，同時連接ADD12的Y1腳；ADD2的F1腳連接加法器ADD12的X1腳；加法器ADD2的F2腳連接加法器ADD12的X2腳；加法器ADD11的F1腳連接加法器ADD13的X1腳，加法器ADD11的F2腳連接加法器ADD13的X2腳，與門A1的輸出3腳連接加法器ADD13的Y1腳，同時連接非門N的輸入1腳；加法器ADD13的F1腳連接除法結果的二進制的商O2端，加法器ADD13的F2腳連接除法結果的二進制的商O1端；加法器ADD12的F1腳連接與門A3的1腳，同時連接與門A1的1腳；加法器ADD12的F2腳連接與門A2的1腳，同時連接與門A1的2腳；非門N的輸出2腳同時連接與門A2的2腳和與門A3的2腳；與門A3的輸出3腳連接除法結果的二進制的余數O4端，與門A2的輸出3腳連接除法結果的二進制的余數O3端，加法器ADD2、ADD11、ADD12、ADD13的第一個加數的最低兩位以外的各位都輸入0，ADD2的第二個加數的最低兩位以外的各位都輸入0，ADD11、ADD12、ADD13的第二個加數的最低一位以外的各位都輸入0。ADD2的輸出僅用最低3個輸出端，ADD11、ADD12、ADD13的輸出僅用最低2個輸出端。
被除數是0~15，除數是3×2n，當n＝0時的快速除法器的電路連接關系如圖2所示。
在圖1的基礎上增加一個與門A4，與門A4的輸入1腳連接輸入端B，2腳連接輸入端A，3腳連接除法結果的二進制的余數O0端。
被除數是0～11×2n+1，除數是3×2n，當n＝0、2、3、……任意正整數時的快速除法器的電路連接關系如圖3所示。在圖1的基礎上增加n條從輸入到輸出的連線E1-O51…En-O5n。
被除數是0～15×2n+1，除數是3×2n，當n＝1、2、3、……任意正整數時的快速除法器的電路連接關系如圖4所示。它在圖1的基礎上右邊增加一個與門A4；與門A4的輸入1腳連接輸入端B，2腳連接輸入端A，3腳連接除法結果的二進制的余數O0端。同時在圖1的基礎上左邊增加n條輸入到輸出的連線E1-O51…En-O5n。
加法器ADD2、ADD11、ADD12、ADD13可以全部或其中任意一個或任意兩個或任意三個是能完成兩位二進制數加兩位二進制數功能的加法器。
兩位二進制數加兩位二進制數的加法器的電路連接關系如圖5所示輸入端Y1同時連接或非門NR1的一個輸入端2、與非門NA1的一個輸入端1、異或門XR1的一個輸入端1；輸入端X1同時連接或非門NR1的另一個輸入端1、與非門NA1的另一個輸入端2、異或門XR1的另一個輸入端2；輸入端Y2同時連接或非門NR2的一個輸入端1、與非門NA2的一個輸入端1、異或門XR2的一個輸入端2；輸入端X2同時連接或非門NR2的一個輸入端2、與非門NA2的一個輸入端2、異或門XR2的一個輸入端1；異或門XR1的輸出端3連接輸出端F1；與非門NA1的輸出端3同時連接或非門NR3的一個輸入端1、與門A5的一個輸入端2；或非門NR1的輸出端3同時連接或非門NR3的一個輸入端2、與門A6的一個輸入端2；與非門NA2的輸出端3同時連接與門A5的另一個輸入端1、與門A6的另一個輸入端1；或非門NR2的輸出端3連接或非門NR4的一個輸入端1；或非門NR3的輸出端3連接異或門XR3的一個輸入端2；異或門XR2的輸出端3連接異或門XR3的另一個輸入端1；與門A6的輸出端3連接或非門NR4的另一個輸入端2；與門A5的輸出端3連接或非門NR4的又一個輸入端3；異或門XR3的輸出端3連接輸出端F2；或非門NR4的輸出端3連接輸出端F3。
加法器ADD11、ADD12、ADD13全部或其中任意一個或任意兩個是能完成兩位二進制數加一位二進制數功能的加法器。
兩位二進制數加一位二進制數的加法器的電路連接關系如圖6所示輸入端Y1連接異或門XR5的輸入端1，同時連接與門A7的輸入端2；輸入端X2連接異或門XR4的輸入端1，輸入端X1連接異或門XR5的輸入端2，同時連接與門A7的輸入端1；異或門XR5的輸出端3連接輸出端F1，異或門XR4的輸出端3連接輸出端F2。
本發明與現有技術相比有如下有益效果1.本發明除法器結構簡單，使用的元器件少，造價低；2.本發明除法器可以進行除數為3×2n，其中n為0、1、2、3、……任意正整數的快速除法運算，在某些特殊的場合下，有不可替代的作用。


圖1是本發明被除數是0～11，除數是3×2n，當n＝0時的快速除法器的電路原理圖；圖2是本發明被除數是0～15，除數是3×2n，當n＝0時的快速除法器的電路原理圖；圖3是本發明被除數是0～11×2n+1，除數是3×2n，當n＝0、1、2、3……任意正整數時的快速除法器的電路原理圖；圖4是本發明被除數是0～15×2n+1，除數是3×2n，當n＝0、1、2、3……任意正整數的快速除法器的電路原理圖；圖5是本發明兩位二進制數加兩位二進制數的加法器電路原理圖；圖6是本發明兩位二進制數加一位二進制數的加法器電路原理圖。
具體實施例方式
實施例1被除數是0～11，除數為3×2n，當n＝0時的快速運算的除法器。其電路連接關系如圖1所示，輸入端A連加法器ADD2的X2腳，同時連接加法器ADD11的X2腳；輸入端B連接加法器ADD2的X1腳，同時連接加法器ADD11的X1腳；輸入端C連接加法器ADD2的Y2腳，輸入端D連接加法器ADD2的Y1腳；加法器ADD2的F3腳連接加法器ADD11的Y1腳，同時連接加法器ADD12的Y1腳；加法器ADD2的F1腳連接加法器ADD12的X1腳；加法器ADD2的F2腳連接加法器ADD12的X2腳；加法器ADD11的F1腳連接加法器ADD13的X1腳，加法器ADD11的F2腳連接加法器ADD13的X2腳；加法器ADD13的F1腳連接除法結果的二進制的商O2端，加法器ADD13的F2腳連接除法結果的二進制的商O1端；加法器ADD12的F1腳連接與門A3的1腳，同時連接與門A1的1腳；加法器ADD12的F2腳連接與門A1的2腳，同時連接與門A2的1腳；非門N的輸出端2端同時連接與門A2的2腳和與門A3的2腳；與門A3的輸出3端連接除法結果的二進制的余數O4端，與門A2的輸出3端連接除法結果的二進制的余數O3端。
當ABCD＝(1010)B＝(10)D時，因為ADD2的X2和X1構成ADD2第一個加數，ADD2的Y2和Y1構成ADD2第二個加數，這樣ADD2的第一個加數為(10)B，第二個加數為(10)B，(10)B+(10)B＝(100)B，所以ADD2的F3、F2、F1分別為1、0、0；這樣ADD11的第一個加數為(10)B，ADD11的第二個加數為(1)B，(10)B+(1)B＝(11)B，所以ADD11的F2、F1分別為1、1，使得ADD13的X2和X1分別為1、1，即ADD13第一個加數為(11)B；由ADD2的F2、F1分別為0、0，使得ADD12的X2和X1分別為0、0，由ADD2的F3為1，使得ADD12的Y1為1，這樣ADD12的第一個加數為(00)B，ADD11的第二個加數為(1)B，(00)B+(1)B＝(01)B，所以ADD12的F2、F1分別為0、1，使得A1的2腳和1腳分別為0、1，所以A1的輸出端3為0，使得ADD13的Y1為0，ADD13第二個加數為(0)B，由ADD13的第一個加數為(11)B，(11)B+(0)B＝(11)B，就是O1為1、O2為1，即商為(11)B＝(3)D由A1的輸出端3為0，所以N的輸出端2為1；所以A2、A3的輸入2為1，由ADD12的F2、F1分別為0、1，使得A2的1為0，A3的1為1，所以A3的輸出端3為1，A2的輸出端3為0，即O3＝0，O4＝1，即余數為(01)B＝(1)D所以(1010)B除以3商(11)B＝(3)D余(01)B＝(1)D。
實施例2被除數是0～15，除數為3×2n，當n＝0時的快速運算的除法器。其電路連接關系如圖2所示，在圖1的基礎上增加一個與門A4，與門A4的輸入1腳連接輸入端B，2腳連接輸入端A，3腳連接除法結果的二進制的余數O0端。
當ABCD＝(1110)B＝(14)D時，因為ADD2的X2和X1構成ADD2第一個加數，ADD2的Y2和Y1構成ADD2第二個加數，這樣ADD2的第一個加數為(11)B，第二個加數為(10)B，(11)B+(10)B＝(101)B，所以ADD2的F3、F2、F1分別為1、0、1；這樣ADD11的第一個加數為(11)B，ADD11的第二個加數為(1)B，(11)B+(1)B＝(00)B，所以ADD11的F2、F1分別為0、0，使得ADD13的X2和X1分別為0、0，即ADD13第一個加數為(00)B；由ADD2的F2、F1分別為0、1，使得ADD12的X2和X1分別為0、1，由ADD2的F3為1，使得ADD12的Y1為1，這樣ADD12的第一個加數為(01)B，ADD11的第二個加數為(1)B，(01)B+(1)B＝(10)B，所以ADD12的F2、F1分別為1、0，使得A1的2和1分別為1、0，所以A1的輸出端3為0，使得使得ADD13的Y1為0，ADD13第二個加數為(0)B，由ADD13的第一個加數為(00)B，(00)B+(0)B＝(00)B，就是O1為0、O2為0，由A＝1，B＝1，則A4的2為1，A4的1為1，所以A4的3為1，得O0為1，即商為(100)B＝(4)D由A1的輸出端3為0，所以N的輸出端2為1；所以A2、A3的輸入2為1，由ADD12的F2、F1分別為1、0，使得A2的1為1，A3的1為0，所以A3的輸出端3為0，A2的輸出端3為1，即O3＝1，O4＝0，即余數為(10)B＝(2)D所以(1110)B＝(14)除以3商(100)B＝(4)D余(10)B＝(2)D。
實施例3被除數是0～23，除數為3×2n，當n＝1，即除數為6時的快速運算的除法器。其電路連接關系如圖3所示，在圖1的基礎上增加一條從輸入到輸出的連線E1-O51。
當ABCDE1＝(10101)B＝(21)D時，因為ADD2的X2和X1構成ADD2第一個加數，ADD2的Y2和Y1構成ADD2第二個加數，這樣ADD2的第一個加數為(10)B，第二個加數為(10)B，(10)B+(10)B＝(100)B，所以ADD2的F3、F2、F1分別為1、0、0；這樣ADD11的第一個加數為(10)B，ADD11的第二個加數為(1)B，(10)B+(1)B＝(11)B，所以ADD11的F2、F1分別為1、1，使得ADD13的X2和X1分別為1、1，即ADD13第一個加數為(11)B；由ADD2的F2、F1分別為0、0，使得ADD12的X2和X1分別為0、0，由ADD2的F3為1，使得ADD12的Y1為1，這樣ADD12的第一個加數為(00)B，ADD11的第二個加數為(1)B，(00)B+(1)B＝(01)B，所以ADD12的F2、F1分別為0、1，使得A1的2和1分別為0、1，所以A1的輸出端3為0，使得使得ADD13的Y1為0，ADD13第二個加數為(0)B，由ADD13的第一個加數為(11)B，(11)B+(0)B＝(11)B，就是O1為1、O2為1，即商為(11)B＝(3)D由A1的輸出端3為0，所以N的輸出端2為1；所以A2、A3的輸入2為1，由ADD12的F2、F1分別為0、1，使得A2的1為0，A3的1為1，所以A3的輸出端3為1，A2的輸出端3為0，即O3＝0，O4＝1，由E1＝1，所以O51＝1，即余數為(011)B＝(3)D所以(10101)B＝(21)D除以6商(11)B＝(3)D余(011)B＝(3)D。
實施例4被除數是0～31，除數為3×2n，當n＝1，即除數為6時的快速運算的除法器，其電路連接關系如圖4所示，在圖1的基礎上增加一個與門A4；與門A4的輸入1腳連接輸入端B，2腳連接輸入端A，3腳連接除法結果的二進制的余數O0端。同時在圖1的基礎上增加一條輸入到輸出的連線E1-O51。
當ABCD E1＝(11101)B＝(29)D時，因為ADD2的X2和X1構成ADD2第一個加數，ADD2的Y2和Y1構成ADD2第二個加數，這樣ADD2的第一個加數為(11)B，第二個加數為(10)B，(11)B+(10)B＝(101)B，所以ADD2的F3、F2、F1分別為1、0、1；這樣ADD11的第一個加數為(11)B，ADD11的第二個加數為(1)B，(11)B+(1)B＝(00)B，所以ADD11的F2、F1分別為0、0，使得ADD13的X2和X1分別為0、0，即ADD13第一個加數為(00)B；由ADD2的F2、F1分別為0、1，使得ADD12的X2和X1分別為0、1，由ADD2的F3為1，使得ADD12的Y1為1，這樣ADD12的第一個加數為(01)B，ADD11的第二個加數為(1)B，(01)B+(1)B＝(10)B，所以ADD12的F2、F1分別為1、0，使得A1的2和1分別為1、0，所以A1的輸出端3為0，使得使得ADD13的Y1為0，ADD13第二個加數為(0)B，由ADD13的第一個加數為(00)B，(00)B+(0)B＝(00)B，就是O1為0、O2為0，由A＝1，B＝1，則A4的2為1，A4的1為1，所以A4的3為1，得O0為1，即商為(100)B＝(4)D由A1的輸出端3為0，所以N的輸出端2為1；所以A2、A3的輸入2為1，由ADD12的F2、F1分別為1、0，使得A2的1為1，A3的1為0，所以A3的輸出端3為0，A2的輸出端3為1，即O3＝1，O4＝0，由E1余(101)B＝(5)D。
實施例5被除數是0～63，除數為3×2n，當n＝2，即除數為12時的快速運算的除法器，其電路連接關系如圖4所示，在圖1的基礎上增加一個與門A4；與門A4的輸入1腳連接輸入端B，2腳連接輸入端A，3腳連接除法結果的二進制的余數O0端。同時在圖1的基礎上增加兩條輸入到輸出的連線E1-O51、E2-O52。
當ABCD E1E2＝(111010)B＝(58)D時，因為ADD2的X2和X1構成ADD2第一個加數，ADD2的Y2和Y1構成ADD2第二個加數，這樣ADD2的第一個加數為(11)B，第二個加數為(10)B，(11)B+(10)B＝(101)B，所以ADD2的F3、F2、F1分別為1、0、1；這樣ADD11的第一個加數為(11)B，ADD11的第二個加數為(1)B，(11)B+(1)B＝(00)B，所以ADD11的F2、F1分別為0、0，使得ADD13的X2和X1分別為0、0，即ADD13第一個加數為(00)B；由ADD2的F2、F1分別為0、1，使得ADD12的X2和X1分別為0、1，由ADD2的F3為1，使得ADD12的Y1為1，這樣ADD12的第一個加數為(01)B，ADD11的第二個加數為(1)B，(01)B+(1)B＝(10)B，所以ADD12的F2、F1分別為1、0，使得A1的2和1分別為1、0，所以A1的輸出端3為0，使得使得ADD13的Y1為0，ADD13第二個加數為(0)B，由ADD13的第一個加數為(00)B，(00)B+(0)B＝(00)B，就是O1為0、O2為0，由A＝1，B＝1，則A4的2為1，A4的1為1，所以A4的3為1，得O0為1，即商為(100)B＝(4)D由A1的輸出端3為0，所以N的輸出端2為1；所以A2、A3的輸入2為1，由ADD12的F2、F1分別為1、0，使得A2的1為1，A3的1為0，所以A3的輸出端3為0，A2的輸出端3為1，即O3＝1，O4＝0，由E1＝1，所以O51＝1，由E2＝0，所以O52＝0，即余數為(1010)B＝(10)D
所以(111010)B＝(58)D除以(12)D商(100)B＝(4)D余(1010)B＝(10)D。
實施例6兩位二進制數加兩位二進制數的加法器的電路連接關系如圖5所示，輸入端Y1同時連接或非門NR1的一個輸入端2、與非門NA1的一個輸入端1、異或門XR1的一個輸入端1；輸入端X1同時連接或非門NR1的另一個輸入端1、與非門NA1的另一個輸入端2、異或門XR1的另一個輸入端2；輸入端Y2同時連接或非門NR2的一個輸入端1、與非門NA2的一個輸入端1、異或門XR2的一個輸入端2；輸入端X2同時連接或非門NR2的一個輸入端2、與非門NA2的一個輸入端2、異或門XR2的一個輸入端1；異或門XR1的輸出端3連接輸出端F1；與非門NA1的輸出端3同時連接或非門NR3的一個輸入端1、與門A5的一個輸入端2；或非門NR1的輸出端3同時連接或非門NR3的一個輸入端2、與門A6的一個輸入端2；與非門NA2的輸出端3同時連接與門A5的另一個輸入端1、與門A6的另一個輸入端1；或非門NR2的輸出端3連接或非門NR4的一個輸入端1；或非門NR3的輸出端3連接異或門XR3的一個輸入端2；異或門XR2的輸出端3連接異或門XR3的另一個輸入端1；與門A6的輸出端3連接或非門NR4的另一個輸入端2；與門A5的輸出端3連接或非門NR4的又一個輸入端3；異或門XR3的輸出端3連接輸出端F2；或非門NR4的輸出端3連接輸出端F3。
當第1個加數為(10)B、當第2個加數為(11)B時，X1＝0，X2＝1，Y1＝1，Y2＝1，得出XR1的一個輸入端1為1，XR1的一個輸入端2為0，所以XR1的輸出端3為1，即F1為1；得出NA1的一個輸入端1為1，NA1的一個輸入端2為0，所以NA1的輸出端3為1；得出NR1的一個輸入端1為0，NR1的一個輸入端2為1，所以NR1的輸出端3為0；得出NA2的一個輸入端1為1，NA2的一個輸入端2為1，所以NA2的輸出端3為0；得出NR2的一個輸入端1為1，NR2的一個輸入端2為1，所以NR2的輸出端3為0；得出XR2的一個輸入端1為1，XR2的一個輸入端2為1，所以XR2的輸出端3為0；得出NR3的一個輸入端1為1，NR3的一個輸入端2為0，所以NR3的輸出端3為0；得出XR3的一個輸入端1為0，XR3的一個輸入端2為0，所以XR2的輸出端3為0；即F2為0；得出A5的一個輸入端1為0，A5的一個輸入端2為1，所以A5的輸出端3為0；得出A6的一個輸入端1為0，A6的一個輸入端2為1，所以A6的輸出端3為0；得出NR4的一個輸入端1為0，NR4的一個輸入端2為0，NR4的一個輸入端3為0，以NR4的輸出端4為1；即F3為1；所以(10)B+(11)B＝(101)B。
實施例7兩位二進制數加一位二進制數的加法器電路連接關系如圖6所示，輸入端Y1連接異或門XR5的輸入端1，同時連接與門A7的輸入端2；輸入端X2連接異或門XR4的輸入端1，輸入端X1連接異或門XR5的輸入端2，同時連接與門A7的輸入端1；異或門XR5的輸出端3連接輸出端F1，異或門XR4的輸出端3連接輸出端F2。
當X1＝0，X2＝1，Y1＝1時，得出XR5的一個輸入端1為1，XR5的一個輸入端2為0，所以XR2的輸出端3為1；即F1＝1；得出A7的一個輸入端1為0，A7的一個輸入端2為1，所以A7的輸出端3為0；得出XR4的一個輸入端1為1，XR4的一個輸入端2為0，所以XR2的輸出端3為1；即F2為1；所以(10)B+(1)B＝(11)B。
以上()B表示括號內是二進制的數，()D表示括號內是十進制的數。
下表是本除法器各端點可能的二進制數的值和對應的十進制數的值。
本除法器左邊可以直接連接n條輸入到輸出的線E1-O51……En-O5n，這樣可以使被除數和除數擴大2n倍，這里n個輸出O1…On，是余數的低n位，n可以為0、1、2、3、……任意正整數。
表中BCS2表示被除數二進制數輸入，BCS2-10表示被除數二進制數對應的十進制數，S2表示商的二進制數，S2-10表示商的二進制數對應的十進制數，YS2表示余數的二進制數，YS2-10表示余數的二進制數對應的十進制數。

權利要求
1.一種由電子元器件組成的除法器，其特征在于該除法器能進行被除數是0～11，除數是3×2n的快速運算，其中n＝0；其電路的連接關系是輸入端A連接加法器ADD2的X2腳，同時連接加法器ADD11的X2腳；輸入端B連接加法器ADD2的X1腳，同時連接加法器ADD11的X1腳；輸入端C連接加法器ADD2的Y2腳；輸入端D連接加法器ADD2的Y1腳；加法器ADD2的F3腳連接加法器ADD11的Y1腳、同時連接加法器ADD12的Y1腳；加法器ADD2的F2腳連接加法器ADD12的X2腳；加法器ADD2的F1腳連接加法器ADD12的X1腳；加法器ADD11的F1腳連接加法器ADD13的X1腳；加法器ADD11的F2腳連接加法器ADD13的X2腳，與門A1的輸出3腳連接加法器ADD13的Y1腳，同時連接非門N的輸入1腳；加法器ADD13的F1腳連接除法結果的二進制的商O2端；加法器ADD13的F2腳連接除法結果的二進制的商O1端；加法器ADD12的F1腳連接與門A3的1腳，同時連接與門A1的1腳；加法器ADD12的F2腳連接與門A2的1腳，同時連接與門A1的2腳；非門N的輸出2腳同時連接與門A2的2腳和與門A3的2腳；與門A3的輸出3腳連接除法結果的二進制的余數O4端，與門A2的輸出3腳連接除法結果的二進制的余數O3端。
2.按照權利要求1所說的除法器，其特征在于其電路的連接關系是增加一個與門A4，與門A4的輸入1腳連接輸入端B，2腳連接輸入端A，3腳連接除法結果的二進制的余數O0端，該除法器能進行被除數是0～15，除數是3×2n的快速運算，其中n＝0。
3.按照權利要求1或2所說的除法器，其特征在于其電路的連接關系是增加n條從輸入到輸出的連線E1-O51…En-O5n，該除法器能進行被除數是0～11×2n+1或0～15×2n+1，除數是3×2n的快速運算，其中n＝0或1或2或3或……任意正整數。
4.按照權利要求1或2所說的除法器，其特征在于加法器ADD2、ADD11、ADD12、ADD13可以全部或其中任意一個或任意兩個或任意三個是能完成兩位二進制數加兩位二進制數功能的加法器。
5.按照權利要求3所說的除法器，其特征在于加法器ADD2、ADD11、ADD12、ADD13可以全部或其中任意一個或任意兩個或任意三個是能完成兩位二進制數加兩位二進制數功能的加法器。
6.按照權利要求4或5所說的除法器，其特征在于所說的兩位二進制數加兩位二進制數的加法器的電路連接關系是輸入端Y1同時連接或非門NR1的一個輸入端2、與非門NA1的一個輸入端1、異或門XR1的一個輸入端1；加法器ADD2的輸入端X1同時連接或非門NR1的另一個輸入端1、與非門NA1的另一個輸入端2、異或門XR1的另一個輸入端2；加法器ADD2的輸入端Y2同時連接或非門NR2的一個輸入端1、與非門NA2的一個輸入端1、異或門XR2的一個輸入端2；加法器ADD2的輸入端X2同時連接或非門NR2的一個輸入端2、與非門NA2的一個輸入端1、異或門XR2的一個輸入端1；異或門XR1的輸出端3連接ADD2的輸出端F1；與非門NA1的輸出端3同時連接或非門NR3的一個輸入端1、與門A5的一個輸入端2；或非門NR1的輸出端3同時連接或非門NR3的一個輸入端2、與門A6的一個輸入端2；與非門NA2的輸出端3同時連接與門A5的另一個輸入端1、與門A6的另一個輸入端1；或非門NR2的輸出端3連接或非門NR4的一個輸入端1；或非門NR3的輸出端3連接異或門XR3的一個輸入端2；異或門XR2的輸出端3連接異或門XR3的另一個輸入端1；與門A6的輸出端3連接或非門NR4的另一個輸入端2；與門A5的輸出端3連接或非門NR4的又一個輸入端3；異或門XR3的輸出端3連接ADD2的輸出端F2；或非門NR4的輸出端3連接ADD2的輸出端F3。
7.按照權利要求1或2所說的除法器，其特征在于加法器ADD11、ADD12、ADD13全部或其中任意一個或任意兩個是能完成兩位二進制數加一位二進制數功能的加法器。
8.按照權利要求3所說的除法器，其特征在于加法器ADD11、ADD12、ADD13全部或其中任意一個或任意兩個是能完成兩位二進制數加一位二進制數功能的加法器。
9.按照權利要求7或8所說的除法器，其特征在于所說的兩位二進制數加一位二進制數的加法器的電路連接關系是輸入端Y1連接異或門XR5的輸入端1，同時連接與門A7的輸入端2；輸入端X2連接異或門XR4的輸入端1，輸入端X1連接異或門XR5的輸入端2，同時連接與門A7的輸入端1；異或門XR5的輸出端3連接輸出端F1，異或門XR4的輸出端3連接輸出端F2。
全文摘要
一種除數為3×2n，其中n為0、1、2、3、……任意正整數的快速除法器屬于電子器件技術領域。主要解決現有除法器運算速度慢、元器件多的問題。技術要點是通過兩位二進制數加兩位二進制數的加法器和兩位二進制數加一位二進制數的加法器與與門和非門連接而成。它的運算速度幾乎與同樣位數的加法器的運算速度相同，而且使用的設備量也很少。在使用特殊除法的場合有不可替代的作用。
文檔編號G06F7/44GK1515996SQ0314420
公開日2004年7月28日 申請日期2003年8月29日 優先權日2003年8月29日
發明者武金木, 武優西, 李艷, 姚芳, 李波 申請人:河北工業大學