專利名稱：一種三值絕熱多米諾乘法單元的制作方法
技術領域：
本發明涉及一種乘法單元，尤其是涉及一種三值絕熱多米諾乘法單元。
背景技術：
當前數字電路系統主要采用二值邏輯實現，其單根信號線能傳輸的邏輯值只有O和I兩種，電路的空間和時間利用率較低。采用多值邏輯可以大大減少電路輸入變量數，提高每根連線攜帶的信息量，從而減小芯片的面積，增強數據處理能力。多米諾電路由于其在電路面積和速度上的優勢，廣泛應用于各種高性能電路中，因此將多值邏輯與多米諾電路相結合，能夠進一步減小電路面積，提聞電路的信息密度。乘法器是現代數字系統的關鍵部件之一，在各種微處理器中應用十分廣泛，例如 在DSP芯片進行卷積運算、快速傅里葉變換、數字濾波等運算時都需要乘法器的參與，因此乘法器的功耗會對整個數字系統的功耗產生較大的影響，而乘法單元作為構成乘法器的主要模塊，其功耗又決定了乘法器的功耗。然而，傳統的乘法單元由于電荷是從電源到地一次性的消耗掉，造成了極大的浪費；而采用交流脈沖電源的絕熱乘法單元能夠充分回收電路節點中存儲的電荷，有效降低電路的功耗。鑒于此，將多值邏輯、絕熱邏輯與多米諾電路應用到乘法單元的設計中具有現實意義。

發明內容
本發明所要解決的技術問題是提供一種在保證具有正確的邏輯功能的前提下，功耗較低的三值絕熱多米諾乘法單元。本發明解決上述技術問題所采用的技術方案為一種三值絕熱多米諾乘法單元，包括第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、進位信號產生電路、本位積信號產生電路、第一時鐘信號輸入端、第二時鐘信號輸入端和第三時鐘信號輸入端，所述的進位信號產生電路設置有低位進位信號輸入端、被乘數文字運算信號輸入端、乘數文字運算信號輸入端、高位進位信號輸出端和互補高位進位信號輸出端，所述的本位積信號產生電路設置有被乘數文字運算信號輸入端、乘數文字運算信號輸入端、低位進位信號輸入端、互補低位進位信號輸入端和本位積信號輸出端，所述的第一三值絕熱多米諾文字運算電路的信號輸入端用于接入被乘數輸入信號，所述的第一三值絕熱多米諾文字運算電路的信號輸出端分別與所述的進位信號產生電路的被乘數文字運算信號輸入端和所述的本位積信號產生電路的被乘數文字運算信號輸入端連接，所述的第二三值絕熱多米諾文字運算電路的信號輸入端用于接入乘數輸入信號，所述的第二三值絕熱多米諾文字運算電路的信號輸出端分別與所述的進位信號產生電路的乘數文字運算信號輸入端和所述的本位積信號產生電路的乘數文字運算信號輸入端連接，所述的進位信號產生電路的低位進位信號輸入端與所述的本位積信號產生電路的低位進位信號輸入端連接，所述的第一三值絕熱多米諾文字運算電路、所述的第二三值絕熱多米諾文字運算電路和所述的進位信號產生電路均分別與所述的第一時鐘信號輸入端和所述的第二時鐘信號輸入端連接，所述的本位積信號產生電路分別與所述的第一時鐘信號輸入端、所述的第二時鐘信號輸入端和所述的第三時鐘信號輸入端連接，其中，所述的第一時鐘信號輸入端接入幅值電平對應邏輯2的第一時鐘信號，所述的第二時鐘信號輸入端接入幅值電平對應邏輯2的第二時鐘信號，所述的第三時鐘信號輸入端接入幅值電平對應邏輯I的第三時鐘信號，所述的第二時鐘信號與所述的第三時鐘信號的相位相同且與所述的第一時鐘信號的相位相差180度。所述的第一三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的被乘數輸入信號對應的三個被乘數文字運算信號，分別為被乘數為邏輯O時的第一被乘數文字運算信號、被乘數為邏輯I時的第二被乘數文字運算信號和被乘數為邏輯2時的第三被乘數文字運算信號，其中所述的進位信號產生電路的被乘數文字運算信號輸入端接入所述的第二被乘數文字運算信號和所述的第三被乘數文字運算信號，所述的本位積信號產生電路的被乘數文字運算信號輸入端接入所述的第一被乘數文字運算信號、所述的第二被乘數文字運算信號和所述的第三被乘數文字運算信號，所述的第二三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的乘數輸入信號對應的三個乘數文字運算信號，分別為乘數為邏輯O時的第一乘數文字運算信號、乘數為邏輯I時的第二乘數文字運算信號和乘數為邏輯2時的第三乘數文字運算信號，其中所述的進位 信號產生電路的乘數文字運算信號輸入端接入所述的第二乘數文字運算信號和所述的第三乘數文字運算信號，所述的本位積信號產生電路的乘數文字運算信號輸入端接入所述的第一乘數文字運算信號、所述的第二乘數文字運算信號和所述的第三乘數文字運算信號。所述的第一三值絕熱多米諾文字運算電路包括文字運算模塊和波形轉換模塊，所述的文字運算模塊由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管組成，所述的第一 NMOS管的柵極和所述的第四NMOS管的柵極并接且其并接端為所述的第一三值絕熱多米諾文字運算電路的信號輸入端，所述的第一 NMOS管的漏極、所述的第一 PMOS管的源極和所述的第三PMOS管的柵極并接，所述的第一 NMOS管的源極與所述的第二 NMOS管的漏極連接，所述的第二 PMOS管的源極與所述的第三PMOS管的漏極連接，所述的第三PMOS管的源極、所述的第三NMOS管的漏極和所述的第七NMOS管的漏極并接，所述的第四PMOS管的源極、所述的第四NMOS管的漏極、所述的第六PMOS管的柵極和所述的第七NMOS管的柵極并接，所述的第四NMOS管的源極與所述的第五NMOS管的漏極連接，所述的第五PMOS管的源極與所述的第六PMOS管的漏極連接，所述的第六PMOS管的源極與所述的第六NMOS管的漏極連接，所述的第一 PMOS管的柵極、所述的第二 PMOS管的漏極、所述的第四PMOS管的柵極、所述的第五PMOS管的漏極、所述的第二 NMOS管的柵極、所述的第三NMOS管的源極、所述的第五NMOS管的柵極和所述的第六NMOS管的源極并接于所述的第一時鐘信號輸入端，所述的第一 PMOS管的漏極、所述的第二 PMOS管的柵極、所述的第四PMOS管的漏極、所述的第五PMOS管的柵極、所述的第二 NMOS管的源極、所述的第三NMOS管的柵極、所述的第五NMOS管的源極和所述的第六NMOS管的柵極并接于所述的第二時鐘信號輸入端，所述的波形轉換模塊由第八NMOS管、第九NMOS管、第十NMOS管、第
i^一 NMOS管、第十二 NMOS管和第十三NMOS管組成，所述的第八NMOS管的漏極與所述的第
一NMOS管的漏極連接，所述的第八NMOS管的源極與所述的第九NMOS管的柵極連接，所述的第十NMOS管的漏極與所述的第七NMOS管的源極連接，所述的第十NMOS管的源極與所述的第十一 NMOS管的柵極連接，所述的第十二 NMOS管的漏極與所述的第六PMOS管的源極連接，所述的第十二 NMOS管的源極與所述的第十三NMOS管的柵極連接，所述的第八NMOS管的柵極、所述的第十NMOS管的柵極和所述的第十二 NMOS管的柵極并接于所述的第一時鐘信號輸入端，所述的第九NMOS管的源極、所述的第十一 NMOS管的源極和所述的第十三NMOS管的源極并接于所述的第二 時鐘信號輸入端，所述的第九NMOS管的漏極為所述的第一三值絕熱多米諾文字運算電路的第一信號輸出端，所述的第十一 NMOS管的漏極為所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端，所述的第十三NMOS管的漏極為所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端，所述的第二三值絕熱多米諾文字運算電路的電路結構與所述的第一三值絕熱多米諾文字運算電路相同，兩者的區別在于所述的第一三值絕熱多米諾文字運算電路的信號輸入端接入被乘數輸入信號，所述的第一三值絕熱多米諾文字運算電路的第一信號輸出端輸出被乘數為邏輯O時的第一被乘數文字運算信號，所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端輸出被乘數為邏輯I時的第二被乘數文字運算信號，所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端輸出被乘數為邏輯2時的第三被乘數文字運算信號，所述的第二三值絕熱多米諾文字運算電路的信號輸入端接入乘數輸入信號，所述的第二三值絕熱多米諾文字運算電路的第一信號輸出端輸出乘數為邏輯O時的第一乘數文字運算信號，所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端輸出乘數為邏輯I時的第二乘數文字運算信號，所述的第二三值絕熱多米諾文字運算電路的第三信號輸出端輸出乘數為邏輯2時的第三乘數文字運算號。所述的進位信號產生電路由第七PMOS管、第八PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二i^一 NMOS管和第二十二 NMOS管組成，所述的第七PMOS管的源極、所述的第八PMOS管的柵極、所述的第十四NMOS管的漏極和所述的第二十NMOS管的漏極并接于所述的進位信號產生電路的互補高位進位信號輸出端，所述的第十四NMOS管的源極、所述的第十五NMOS管的漏極和所述的第十八NMOS管的漏極連接，所述的第十五NMOS管的源極和所述的第十六NMOS管的漏極連接，所述的第十六NMOS管的源極、所述的第十七NMOS管的漏極、所述的第十九NMOS管的源極與所述的第二十一 NMOS管的源極連接，所述的第十八NMOS管的源極與所述的第十九NMOS管的漏極連接，所述的第二十NMOS管的源極與所述的第二十一 NMOS管的漏極連接，所述的第八PMOS管的源極與所述的第二十二 NMOS管的漏極并接于所述的進位信號產生電路的高位進位信號輸出端，所述的第十四NMOS管的柵極為所述的進位信號產生電路的低位進位信號輸入端，所述的第十五NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第十八NMOS管的柵極和所述的第二十NMOS管的柵極均與所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第十九NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第十六NMOS管的柵極和所述的第二十一 NMOS管的柵極均與所述的第二三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第七PMOS管的漏極、所述的第十七NMOS管的源極和所述的第二十二 NMOS管的柵極并接于所述的第一時鐘信號輸入端，所述的第七PMOS管的柵極、所述的第十七NMOS管的柵極、所述的第八PMOS管的漏極和所述的第二十二 NMOS管的源極并接于所述的第二時鐘信號輸入端。
所述的本位積信號產生電路包括用于控制邏輯I產生的第一控制電路、用于控制邏輯2產生的第二控制電路和本位積信號輸出電路，所述的第一控制電路由第九PMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管和第三^^一 NMOS管組成，所述的第九PMOS管的源極、所述的第二十三NMOS管的漏極、所述的第二十七NMOS管的漏極、所述的第二十九NMOS管的漏極和所述的第三十一 NMOS管的漏極并接于第一控制信號輸出端，所述的第一控制信號輸出端輸出邏輯I信號的控制信號，所述的第二十三NMOS管的源極與所述的第二十四NMOS管的漏極連接，所述的第二十四NMOS管的源極、所述的第二十五NMOS管的漏極和所述的第二十八NMOS管的源極連接，所述的第二十五NMOS管的源極、所述的第二十六NMOS管的漏極和所述的第三十NMOS管的源極連接，所述的第二十七NMOS管的源極與所述的第二十八NMOS管的漏極連接，所述的第二十九NMOS管的源極、所述的第三十NMOS管的漏極和所述的第三i^一 NMOS管的源極連接，所述的第二十九NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第一信號輸出端連接，所述的第二十三匪OS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第二十七NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第三十一 NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第一信 號輸出端連接，所述的第二十四NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第二十八NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第二控制電路由第十PMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四i^一 NMOS管和第四十二NMOS管組成,所述的第十PMOS管的源極、所述的第三十二 NMOS管的漏極、所述的第三十六NMOS管的漏極、所述的第三十八NMOS管的漏極和所述的第四i^一 NMOS管的漏極并接于第二控制信號輸出端，所述的第二控制信號輸出端輸出邏輯2信號的控制信號，所述的第三十二 NMOS管的源極與所述的第三十三NMOS管的漏極連接，所述的第三十三NMOS管的源極、所述的第三十四NMOS管的漏極和所述的第三十七NMOS管的源極連接，所述的第三十四NMOS管的源極、所述的第三十五NMOS管的漏極和所述的第四十NMOS管的源極連接,所述的第三十六NMOS管的源極與所述的第三十七NMOS管的漏極連接，所述的第三十八NMOS管的源極與所述的第三十九NMOS管的漏極連接，所述的第四十一 NMOS管的源極與所述的第四十二 NMOS管的漏極連接，所述的第三十九NMOS管的源極、所述的第四十NMOS管的漏極和所述的第四十二 NMOS管的源極連接，所述的第三十二 NMOS管的柵極和所述的第三十八NMOS管的柵極均與所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第三十六NMOS管的柵極和所述的第四十一 NMOS管的柵極均與所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第三十七NMOS管的柵極和所述的第三十九NMOS管的柵極均與所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第三十三NMOS管的柵極和所述的第四十二 NMOS管的柵極均與所述的第二三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的本位積信號輸出電路由第十一PMOS管、第十二 PMOS管和第四十三NMOS管組成，所述的第i^一 PMOS管的柵極與所述的第一控制信號輸出端連接，所述的第十二 PMOS管的柵極與所述的第二控制信號輸出端連接，所述的第i PMOS管的源極、所述的第十二 PMOS管的源極和所述的第四十三NMOS管的漏極并接且其并接端為所述的本位積信號產生電路的本位積信號輸出端，所述的第九PMOS管的柵極、所述的第十PMOS管的柵極、所述的第十二 PMOS管的漏極、所述的第二十六NMOS管的柵極、所述的第三十五NMOS管的柵極和所述的第四十三匪OS管的源極并接于所述的第二時鐘信號輸入端，所述的第九PMOS管的漏極、所述的第十PMOS管的漏極、所述的第二十六NMOS管的源極、所述的第三十五NMOS管的源極和所述的第四十三NMOS管的柵極并接于所述的第一時鐘信號輸入端，所述的第十一 PMOS管的漏極與所述的第三時鐘信號輸入端連接，所述的第二十五匪OS管的柵極和所述的第三十四NMOS管的柵極并接且其并接端為所述的本位積信號產生電路的互補低位進位信號輸入端，所述的第三十匪OS管的柵極和所述的第四十NMOS管的柵極并接且其并接端為所述的本位積信號產生電路的低位進位信號輸入端。與現有技術相比，本發明的優點在于通過將多值邏輯、絕熱邏輯與多米諾電路應用到乘法單元的設計中，結合開關信號理論設計出符合正確的邏輯功能的三值絕熱多米諾乘法單元，該乘法單元由第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運 算電路、進位信號產生電路和本位積信號產生電路組成，邏輯功能正確，且結構簡單，與采用直流電源的三值常規多米諾乘法單元相比，該三值絕熱多米諾乘法單元功耗節省約54%，與基于DTCTGAL電路設計的三值乘法單元相比，其晶體管數量減少約31%。


圖I (a)為本發明的電路原理圖；圖I (b)為本發明的電路符號圖；圖2 Ca)為實施例的第一三值絕熱多米諾文字運算電路的文字運算模塊的電路圖；圖2(b)為實施例的第一三值絕熱多米諾文字運算電路的波形轉換模塊的電路圖；圖2 (C)為實施例的第一三值絕熱多米諾文字運算電路的電路符號圖；圖3 (a)為實施例的進位信號產生電路的電路圖；圖3 (b)為實施例的進位信號產生電路的電路符號圖；圖4 Ca)為實施例的本位積信號產生電路的第一控制電路的電路圖；圖4 (b)為實施例的本位積信號產生電路的第二控制電路的電路圖；圖4 (C)為實施例的本位積信號產生電路的本位積信號輸出電路的電路圖；圖4 Cd)為實施例的本位積信號產生電路的電路符號圖；圖5為實施例的三個時鐘信號的波形圖；圖6為本發明的模擬波形圖；圖7為本發明的三值絕熱多米諾乘法單元與三值常規多米諾乘法單元的瞬態能耗比較圖。
具體實施例方式以下結合附圖實施例對本發明作進一步詳細描述。
如圖I (a)和圖1(b)所示，一種三值絕熱多米諾乘法單元，包括第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、進位信號產生電路、本位積信號產生電路、第一時鐘信號輸入端、第二時鐘信號輸入端和第三時鐘信號輸入端，進位信號產生電路設置有低位進位信號輸入端、被乘數文字運算信號輸入端、乘數文字運算信號輸入端、高位進位信號輸出端和互補高位進位信號輸出端，本位積信號產生電路設置有被乘數文字運算信號輸入端、乘數文字運算信號輸入端、低位進位信號輸入端、互補低位進位信號輸入端和本位積信號輸出端，第一三值絕熱多米諾文字運算電路的信號輸入端用于接入被乘數輸入信號，第一三值絕熱多米諾文字運算電路的信號輸出端分別與進位信號產生電路的被乘數文字運算信號輸入端和本位積信號產生電路的被乘數文字運算信號輸入端連接，第二三值絕熱多米諾文字運算電路的信號輸入端用于接入乘數輸入信號，第二三值絕熱多米諾文字運算電路的信號輸出端分別與進位信號產生電路的乘數文字運算信號輸入端和本位積信號產生電路的乘數文字運算信號輸入端連接，進位信號產生電路的低位進位信號輸入端與本位積信號產生電路的低位進位信號輸入端連接，第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路和進位信號產生電路均分別與第一時鐘信號輸入端和第二時鐘信號輸入端連接，本位積信號產生電路分別與第一時鐘信號輸入端、第二時鐘信號輸入端和第三時鐘信號輸入端連接，其中，第一時鐘信號輸入端接入幅值電平對應邏輯2 的第一時鐘信號，第二時鐘信號輸入端接入幅值電平對應邏輯2的第二時鐘信號，第三時鐘信號輸入端接入幅值電平對應邏輯I的第三時鐘信號，第二時鐘信號與第三時鐘信號的相位相同且與第一時鐘信號的相位相差180度。第一三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的被乘數輸入信號對應的三個被乘數文字運算信號，分別為被乘數為邏輯O時的第一被乘數文字運算信號、被乘數為邏輯I時的第二被乘數文字運算信號和被乘數為邏輯2時的第三被乘數文字運算信號，其中進位信號產生電路的被乘數文字運算信號輸入端接入第二被乘數文字運算信號和第三被乘數文字運算信號，本位積信號產生電路的被乘數文字運算信號輸入端接入第一被乘數文字運算信號、第二被乘數文字運算信號和第三被乘數文字運算信號，第二三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的乘數輸入信號對應的三個乘數文字運算信號，分別為乘數為邏輯O時的第一乘數文字運算信號、乘數為邏輯I時的第二乘數文字運算信號和乘數為邏輯2時的第三乘數文字運算信號，其中進位信號產生電路的乘數文字運算信號輸入端接入第二乘數文字運算信號和第三乘數文字運算信號，本位積信號產生電路的乘數文字運算信號輸入端接入第一乘數文字運算信號、第二乘數文字運算信號和第三乘數文字運算信號。本發明的設計原理為首先引入開關信號理論，在多值邏輯電路中引入開關變量與信號變量及與之對應的開關代數與信號代數，為多值電路的設計提供可靠的理論依據，由開關信號理論可知CMOS電路中的電壓開關可用于控制對輸出電壓信號的接地短路或接源短路，且可直接控制對輸出電壓信號的傳輸。三值乘法器與二值乘法器不同，三值乘法器在進行運算2X2時超出了三值邏輯的取值范圍，因此三值乘法器的輸出信號除了本位積P以外還有進位Cwt，輸入信號除了被乘數A和乘數B以外還有低位的進位Cin。三值乘法器真值表如表I所示，其中A為被乘數輸入信號，B為乘數輸入信號，Cin為來自低位的低位進位信號，P為本位積輸出信號，Cout為輸送給高位的高位進位信號。
表I 二值乘法器真值表
/100011 122200011 122 2 / O I 2 O 2 O I 2 O I 2 O .I 2 O I 2Cin 000000000222222222
Ρ000012021111120102 CoutO 00000002000002022由于多米諾電路的求值電路中一般只有NMOS管或PMOS管，無法直接判別邏輯I信號，所以我們首先需要得到三值絕熱多米諾文字運算電路，使三值乘法器的輸入信號首先經過三值絕熱多米諾文字運算電路后輸出得到需要的信號。設被乘數輸入信號為Α，乘數輸入信號為B，則被乘數輸入信號為A和乘數輸入信 號為B經過三值絕熱多米諾文字運算電路后的輸出信號分別為°A°，1A1j2A2j0B0, 1B1和2Β2。三值絕熱多米諾乘法單元的三個時鐘信號輸入端(第一時鐘信號輸入端、第二時鐘信號輸入端和第三時鐘信號輸入端)分別接入一個時鐘信號，三個時鐘信號可以分別記為第一時鐘信號elk,第二時鐘信號c/A和第三時鐘信號/A1其中第一時鐘信號elk,第二時鐘信號c/a_幅值電平對應邏輯2，第三時鐘信號Ug值電平對應邏輯1，第二時鐘信號I與第三時鐘信號C^A1同相，第一時鐘信號elk與前兩者反相(即相位相差180度)，然后根據開關信號理論和二值乘法器的真值表，得到進位/[目號廣生電路和本位積/[目號廣生電路，從而得到二值絕熱多米諾乘法單元的整體電路結構圖。實施例一種三值絕熱多米諾乘法單元，包括第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、進位信號產生電路和本位積信號產生電路；第一三值絕熱多米諾文字運算電路包括文字運算模塊和波形轉換模塊。如圖2(a)所示，文字運算模塊由第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一 NMOS管NI、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6和第七NMOS管N7組成，第一 NMOS管NI的柵極和第四NMOS管N4的柵極并接且其并接端為第一三值絕熱多米諾文字運算電路的信號輸入端，第一 NMOS管NI的漏極、第一 PMOS管Pl的源極和第三PMOS管P3的柵極并接，第一 NMOS管NI的源極與第二 NMOS管N2的漏極連接，第二 PMOS管P2的源極與第三PMOS管P3的漏極連接，第三PMOS管P3的源極、第三NMOS管N3的漏極和第七NMOS管N7的漏極并接，第四PMOS管P4的源極、第四NMOS管N4的漏極、第六PMOS管P6的柵極和第七NMOS管N7的柵極并接，第四NMOS管N4的源極與第五NMOS管N5的漏極連接，第五PMOS管P5的源極與第六PMOS管P6的漏極連接，第六PMOS管P6的源極與第六NMOS管N6的漏極連接，第一 PMOS管Pl的柵極、第二 PMOS管P2的漏極、第四PMOS管P4的柵極、第五PMOS管P5的漏極、第二 NMOS管N2的柵極、第三NMOS管N3的源極、第五NMOS管N5的柵極和第六NMOS管N6的源極并接于第一時鐘信號輸入端，第一時鐘信號輸入端接入第一時鐘信號elk，第一 PMOS管Pl的漏極、第
二PMOS管P2的柵極、第四PMOS管P4的漏極、第五PMOS管P5的柵極、第二 NMOS管N2的源極、第三NMOS管N3的柵極、第五NMOS管N5的源極和第六NMOS管N6的柵極并接于第二時鐘信號輸入端，第二時鐘信號輸入端接入第二時鐘信號1;如圖2 (b)所示，波形轉換模塊由第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第^^一 NMOS管Nil、第十二 NMOS管N12和第十三NMOS管N13組成，第八NMOS管N8的漏極與第一 NMOS管NI的漏極連接，第八NMOS管N8的源極與第九NMOS管N9的柵極連接，第十NMOS管NlO的漏極與第七NMOS管N7的源極連接，第十NMOS管NlO的源極與第i^一 NMOS管Nll的柵極連接，第十二 NMOS管N12的漏極與第六PMOS管P6的源極連接，第十二 NMOS管N12的源極與第十三NMOS管N13的柵極連接，第八NMOS管N8的柵極、第十NMOS管NlO的柵極和第十二 NMOS管N12的柵極并接于第一時鐘信號輸入端，第九NMOS管N9的源極、第十一 NMOS管Nll的源極和第十三NMOS管N13的源極并接于第二時鐘信號輸入端，第九NMOS管N9的漏極為第一三值絕熱多米諾文字運算電路的第一信號輸出端，第十一 NMOS管Nll的漏極為第一三值絕熱多米諾文字運算電路的第二信號輸出端，第十三NMOS管N13的漏極為第一三值絕熱多米諾文字運算電路的第三信號輸出端；第一三值絕熱多米諾文字運算電路的電路符號圖如圖2 (c)所示；第二三值絕熱多米諾文字運算電路的電路結構與第一三值絕熱多米諾文字運算電路相同，兩者的區別在于第一三值絕熱多米諾文字運算電路的信號輸入端接入被乘數輸入信 號A，第一三值絕熱多米諾文字運算電路的第一信號輸出端輸出被乘數為邏輯O時的第一被乘數文字運算信號°A°，第一三值絕熱多米諾文字運算電路的第二信號輸出端輸出被乘數為邏輯I時的第二被乘數文字運算信號1A1,第一三值絕熱多米諾文字運算電路的第三信號輸出端輸出被乘數為邏輯2時的第三被乘數文字運算信號2A2第二三值絕熱多米諾文字運算電路的信號輸入端接入乘數輸入信號B，第二三值絕熱多米諾文字運算電路的第一信號輸出端輸出乘數為邏輯O時的第一乘數文字運算信號°B°第二三值絕熱多米諾文字運算電路的第二信號輸出端輸出乘數為邏輯I時的第二乘數文字運算信號1B1第二三值絕熱多米諾文字運算電路的第三信號輸出端輸出乘數為邏輯2時的第三乘數文字運算信號2B2。如圖3 (a)所示，本實施例中，進位信號產生電路由第七PMOS管P7、第八PMOS管P8、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS 管 N18、第十九 NMOS 管 N19、第二十 NMOS 管 N20、第二^^一 NMOS 管 N21 和第二十二 NMOS管N22組成，第七PMOS管P7的源極、第八PMOS管P8的柵極、第十四NMOS管N14的漏極和第二十NMOS管N20的漏極并接于進位信號產生電路的互補高位進位信號輸出端，輸出互補高位進位信號G，第十四NMOS管N14的源極、第十五NMOS管N15的漏極和第十八NMOS管N18的漏極連接，第十五NMOS管N15的源極和第十六NMOS管N16的漏極連接，第十六NMOS管N16的源極、第十七NMOS管N17的漏極、第十九NMOS管N19的源極與第二i^一 NMOS管N21的源極連接，第十八NMOS管N18的源極與第十九NMOS管N19的漏極連接，第二十NMOS管N20的源極與第二i^一 NMOS管N21的漏極連接，第八PMOS管P8的源極與第二十二 NMOS管N22的漏極并接于進位信號產生電路的高位進位信號輸出端，輸出高位進位信號Ctjut，第十四NMOS管N14的柵極為進位信號產生電路的低位進位信號輸入端，接入低位進位信號Cin，第十五NMOS管N15的柵極與第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，接入被乘數為邏輯I時的第二被乘數文字運算信號1A1第十八NMOS管N18的柵極和第二十NMOS管N20的柵極均與第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，接入被乘數為邏輯2時的第三被乘數文字運算信號2A2,第十九NMOS管N19的柵極與第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，接入乘數為邏輯I時的第二乘數文字運算信號1B1第十六NMOS管N16的柵極和第二i^一 NMOS管N21的柵極均與第二三值絕熱多米諾文字運算電路的第三信號輸出端連接，接入乘數為邏輯2時的第三乘數文字運算信號2B2第七PMOS管P7的漏極、第十七NMOS管N17的源極和第二十二 NMOS管N22的柵極并接于第一時鐘信號輸入端，第七PMOS管P7的柵極、第十七NMOS管N17的柵極、第八PMOS管P8的漏極和第二十二 NMOS管N22的源極并接于第二時鐘信號輸入端。進位信號產生電路的電路符號圖如圖3 (b)所示。本實施例中，本位積信號產生電路包括用于控制邏輯I產生的第一控制電路、用于控制邏輯2產生的第二控制電路和本位積信號輸出電路。如圖4(a)所示，第一控制電路由第九PMOS管P9、第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25、第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28、第二十九NMOS管N29、第三十NMOS管N30和第三i^一 NMOS管N31組成，第九PMOS管P9的源極、第二十三NMOS管N23的漏極、第二十七NMOS管N27的漏極、第二十九NMOS管N29的漏極和第三i^一 NMOS管NS I的漏極并接于第一控制信號輸出端，第一控制信號輸出端輸出邏輯I信號的控制信號Y1，第二十三NMOS管N23的源極與第二十四NMOS管N24的漏極連接，第二十四NMOS管N24的源極、第二十五NMOS管N25的漏極和第二十八NMOS管N28的源極連接，第二十五NMOS管N25的源極、第二十六NMOS管N26的漏極和第三十NMOS管N30的源極連接，第二十七NMOS管N27的源極與第二十八NMOS管N28的漏極連接，第二十九NMOS管N29的源極、第 三十NMOS管N30的漏極和第三i^一 NMOS管N31的源極連接，第二十九NMOS管N29的柵極與第一三值絕熱多米諾文字運算電路的第一信號輸出端連接，接入被乘數為邏輯O時的第一被乘數文字運算信號°A°第二十三NMOS管N23的柵極與第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，接入被乘數為邏輯I時的第二被乘數文字運算信號1A1第二十七NMOS管N27的柵極與第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，接入被乘數為邏輯2時的第二被乘數文字運算信號2A2,第三十一 NMOS管N31的柵極與第二三值絕熱多米諾文字運算電路的第一信號輸出端連接，接入乘數為邏輯O時的第一乘數文字運算信號°B°，第二十四NMOS管N24的柵極與第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，接入乘數為邏輯I時的第二乘數文字運算信號1B1第二十八NMOS管N28的柵極與第二三值絕熱多米諾文字運算電路的第三信號輸出端連接，接入乘數為邏輯2時的第三乘數文字運算信號2B2 ;如圖4 (b)所示，第二控制電路由第十PMOS管P10、第三十二 NMOS管N32、第三十三NMOS管N33、第三十四NMOS管N34、第三十五NMOS管N35、第三十六NMOS管N36、第三十七NMOS管N37、第三十八NMOS管N38、第三十九NMOS管N39、第四十NMOS管MO、第四i^一 NMOS管N41和第四十二 NMOS管N42組成，第十PMOS管PlO的源極、第三十二NMOS管N32的漏極、第三十六NMOS管N36的漏極、第三十八NMOS管N38的漏極和第四i^一NMOS管N41的漏極并接于第二控制信號輸出端，第二控制信號輸出端輸出邏輯2信號的控制信號Y2,第三十二 NMOS管N32的源極與第三十三NMOS管N33的漏極連接，第三十三NMOS管N33的源極、第三十四NMOS管N34的漏極和第三十七NMOS管N37的源極連接，第三十四NMOS管N34的源極、第三十五NMOS管N35的漏極和第四十NMOS管MO的源極連接，第三十六NMOS管N36的源極與第三十七NMOS管N37的漏極連接，第三十八NMOS管N38的源極與第三十九NMOS管N39的漏極連接，第四i^一 NMOS管N41的源極與第四十二 NMOS管N42的漏極連接，第三十九NMOS管N39的源極、第四十NMOS管MO的漏極和第四十二 NMOS管N42的源極連接，第三十二 NMOS管N32的柵極和第三十八NMOS管N38的柵極均與第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，接入被乘數為邏輯I時的第二被乘數文字運算信號1A1第三十六NMOS管N36的柵極和第四i^一 NMOS管N41的柵極均與第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，接入被乘數為邏輯2時的第三被乘數文字運算信號2A2,第三十七NMOS管N37的柵極和第三十九NMOS管N39的柵極均與第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，接入乘數為邏輯I時的第二乘數文字運算信號1B1,第三十三NMOS管N33的柵極和第四十二 NMOS管N42的柵極均與第二三值絕熱多米諾文字運算電路的第三信號輸出端連接，接入乘數為邏輯2時的第三乘數文字運算信號2B2 ;如圖4 (c)所示，本位積信號輸出電路由第i^一 PMOS管PlI、第十二 PMOS管P12和第四十三NMOS管N43組成，第i^一 PMOS管Pll的柵極與第一控制信號輸出端連接，第十二PMOS管P12的柵極與第二控制信號輸出端連接，第i^一 PMOS管Pll的源極、第十二 PMOS管P12的源極和第四十三NMOS管N43的漏極并接且其并接端為本位積信號產生電路的本位積信號輸出端，輸出本位積輸出信號P，第九PMOS管P9的柵極、第十PMOS管PlO的柵極、第十二 PMOS管P12的漏極、第二十六NMOS管N26的柵極、第三十五NMOS管N35的柵極和第四十三NMOS管N43的源極并接于第二時鐘信號輸入端，第九PMOS管P9的漏極、第十PMOS 管PlO的漏極、第二十六NMOS管N26的源極、第三十五NMOS管N35的源極和第四十三NMOS管N43的柵極并接于第一時鐘信號輸入端，第十一 PMOS管Pll的漏極與第三時鐘信號輸入端連接，接入第三時鐘信號，第二十五NMOS管N25的柵極和第三十四NMOS管N34的柵極并接且其并接端為本位積信號產生電路的互補低位進位信號輸入端，接入互補低位進位信號廠第三十NMOS管N30的柵極和第四十NMOS管MO的柵極并接且其并接端為本位積信號產生電路的低位進位信號輸入端，接入低位進位信號Cin。本位積信號產生電路的電路符號圖如圖4 (d)所示。本實施例的進位信號產生電路的設計思路為首先根據開關信號理論和三值乘法器的真值表，得到互補高位進位信號G和高位進位信號Cwt的開關級結構式分別為Cout = elk * clk°^ #clk* ~ elk *[2A2*1'^ 2B2 * (Cin1'5 +ljCui)^1 2B2 *lsCmU2A2^5iB1*1-5 Cm]=dk * clk0>#clk*'5clk *(2A2*5 2B2 *5 2B2 *h5Cm #2A2*1'5 lBl*15Cm) (I)
__0 5 _Cout ^ elk* Com #dk*lsdk0)式⑴中，表示當I為低電平時，時鐘elk對動態節點「進行預充電；后一項表示當I為高電平，且輸入信號AXB+Cin > 2時，儲存在動態節點ζ:的電荷被回收至時鐘elk的過程；式(2)表示的是ζ:經過絕熱反相器得到進位信號Crat的過程。由
式⑴和式⑵可以得到如圖所示的進位信號產生電路的電路圖。本實施例的本位積信號產生電路的設計思路為首先根據開關信號理論和三值乘法器的真值表，得到本位積輸出信號P的開關級結構式及電路，但與高位進位信號Cwt不同，本位積輸出信號P有0，1，2三種邏輯值，因此需要不同的電路分別控制邏輯I信號和邏輯2信號的產生。令Y1, Y2分別是邏輯I信號和邏輯2信號的控制信號，則其開關級結構式為
F1 = clk*c^0>#clk* 'Scik*[l'5C~*C 1A1 *LS 1B1 #1'52A2*'52B2)#h5Cm *C0A0#15°B0)] (3)
權利要求
1.一種三值絕熱多米諾乘法單元，其特征在于包括第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、進位信號產生電路、本位積信號產生電路、第一時鐘信號輸入端、第二時鐘信號輸入端和第三時鐘信號輸入端，所述的進位信號產生電路設置有低位進位信號輸入端、被乘數文字運算信號輸入端、乘數文字運算信號輸入端、高位進位信號輸出端和互補高位進位信號輸出端，所述的本位積信號產生電路設置有被乘數文字運算信號輸入端、乘數文字運算信號輸入端、低位進位信號輸入端、互補低位進位信號輸入端和本位積信號輸出端，所述的第一三值絕熱多米諾文字運算電路的信號輸入端用于接入被乘數輸入信號，所述的第一三值絕熱多米諾文字運算電路的信號輸出端分別與所述的進位信號產生電路的被乘數文字運算信號輸入端和所述的本位積信號產生電路的被乘數文字運算信號輸入端連接，所述的第二三值絕熱多米諾文字運算電路的信號輸入端用于接入乘數輸入信號，所述的第二三值絕熱多米諾文字運算電路的信號輸出端分別與所述的進位信號產生電路的乘數文字運算信號輸入端和所述的本位積信號產生電路的乘數文字運算信號輸入端連接，所述的進位信號產生電路的低位進位信號輸入端與所述的本位積信號產生電路的低位進位信號輸入端連接，所述的第一三值絕熱多米諾文字運算電路、所述的第二三值絕熱多米諾文字運算電路和所述的進位信號產生電路均分別與所述的第一時鐘信號輸入端和所述的第二時鐘信號輸入端連接，所述的本位積信號產生電路分別與所述的第一時鐘信號輸入端、所述的第二時鐘信號輸入端和所述的第三時鐘信號輸入端連接，其中，所述的第一時鐘信號輸入端接入幅值電平對應邏輯2的第一時鐘信號，所述的第二時鐘信號輸入端接入幅值電平對應邏輯2的第二時鐘信號，所述的第三時鐘信號輸入端接入幅值電平對應邏輯I的第三時鐘信號，所述的第二時鐘信號與所述的第三時鐘信號的相位相同且與所述的第一時鐘信號的相位相差180度。
2.根據權利要求I所述的一種三值絕熱多米諾乘法單元，其特征在于所述的第一三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的被乘數輸入信號對應的三個被乘數文字運算信號，分別為被乘數為邏輯O時的第一被乘數文字運算信號、被乘數為邏輯I時的第二被乘數文字運算信號和被乘數為邏輯2時的第三被乘數文字運算信號，其中所述的進位信號產生電路的被乘數文字運算信號輸入端接入所述的第二被乘數文字運算信號和所述的第三被乘數文字運算信號，所述的本位積信號產生電路的被乘數文字運算信號輸入端接入所述的第一被乘數文字運算信號、所述的第二被乘數文字運算信號和所述的第三被乘數文字運算信號，所述的第二三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的乘數輸入信號對應的三個乘數文字運算信號，分別為乘數為邏輯O時的第一乘數文字運算信號、乘數為邏輯I時的第二乘數文字運算信號和乘數為邏輯2時的第三乘數文字運算信號，其中所述的進位信號產生電路的乘數文字運算信號輸入端接入所述的第二乘數文字運算信號和所述的第三乘數文字運算信號，所述的本位積信號產生電路的乘數文字運算信號輸入端接入所述的第一乘數文字運算信號、所述的第二乘數文字運算信號和所述的第三乘數文字運算信號。
3.根據權利要求2所述的一種三值絕熱多米諾乘法單元，其特征在于所述的第一三值絕熱多米諾文字運算電路包括文字運算模塊和波形轉換模塊，所述的文字運算模塊由第一PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管組成，所述的第一 NMOS管的柵極和所述的第四NMOS管的柵極并接且其并接端為所述的第一三值絕熱多米諾文字運算電路的信號輸入端，所述的第一 NMOS管的漏極、所述的第一 PMOS管的源極和所述的第三PMOS管的柵極并接，所述的第一 NMOS管的源極與所述的第二 NMOS管的漏極連接，所述的第二 PMOS管的源極與所述的第三PMOS管的漏極連接，所述的第三PMOS管的源極、所述的第三NMOS管的漏極和所述的第七NMOS管的漏極并接，所述的第四PMOS管的源極、所述的第四NMOS管的漏極、所述的第六PMOS管的柵極和所述的第七NMOS管的柵極并接，所述的第四NMOS管的源極與所述的第五NMOS管的漏極連接，所述的第五PMOS管的源極與所述的第六PMOS管的漏極連接，所述的第六PMOS管的源極與所述的第六NMOS管的漏極連接，所述的第一 PMOS管的柵極、所述的第二 PMOS管的漏極、所述的第四PMOS管的柵極、所述的第五PMOS管的漏極、所述的第二 NMOS管的柵極、所述的第三NMOS管的源極、所述的第五NMOS管的柵極和所述的第六NMOS管的源極并接于所述的第一時鐘信號輸入端，所述的第一 PMOS管的漏極、所述的第二 PMOS管的柵極、所述的第四PMOS管的漏極、所述的第五PMOS管的柵極、所述的第二 NMOS管的源極、所述的第三NMOS管的柵極、所述的第五NMOS管的源極和所述的第六NMOS管的柵極并接于所述的第二時鐘信號輸入端，所述的波形轉換模塊由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管組成,所述的第八NMOS管的漏極與所述的第一 NMOS管的漏極連接,所述的第八NMOS管的源極與所述的第九NMOS管的柵極連接，所述的第十NMOS管的漏極與所述的第七NMOS管的源極連接，所述的第十NMOS管的源極與所述的第十一 NMOS管的柵極連接，所述的第十二 NMOS管的漏極與所述的第六PMOS管的源極連接，所述的第十二 NMOS管的源極與所述的第十三NMOS管的柵極連接，所述的第八NMOS管的柵極、所述的第十NMOS管的柵極和所述的第十二 NMOS管的柵極并接于所述的第一時鐘信號輸入端，所述的第九NMOS管的源極、所述的第十一 NMOS管的源極和所述的第十三NMOS管的源極并接于所述的第二 時鐘信號輸入端，所述的第九NMOS管的漏極為所述的第一三值絕熱多米諾文字運算電路的第一信號輸出端，所述的第十一 NMOS管的漏極為所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端，所述的第十三NMOS管的漏極為所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端，所述的第二三值絕熱多米諾文字運算電路的電路結構與所述的第一三值絕熱多米諾文字運算電路相同，兩者的區別在于所述的第一三值絕熱多米諾文字運算電路的信號輸入端接入被乘數輸入信號，所述的第一三值絕熱多米諾文字運算電路的第一信號輸出端輸出被乘數為邏輯O時的第一被乘數文字運算信號，所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端輸出被乘數為邏輯I時的第二被乘數文字運算信號，所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端輸出被乘數為邏輯2時的第三被乘數文字運算信號，所述的第二三值絕熱多米諾文字運算電路的信號輸入端接入乘數輸入信號，所述的第二三值絕熱多米諾文字運算電路的第一信號輸出端輸出乘數為邏輯O時的第一乘數文字運算信號，所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端輸出乘數為邏輯I時的第二乘數文字運算信號，所述的第二三值絕熱多米諾文字運算電路的第三信號輸出端輸出乘數為邏輯2時的第三乘數文字運算信號。
4.根據權利要求3所述的一種三值絕熱多米諾乘法單元，其特征在于所述的進位信號產生電路由第七PMOS管、第八PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二i^一 NMOS管和第二十二NMOS管組成，所述的第七PMOS管的源極、所述的第八PMOS管的柵極、所述的第十四NMOS管的漏極和所述的第二十NMOS管的漏極并接于所述的進位信號產生電路的互補高位進位信號輸出端，所述的第十四NMOS管的源極、所述的第十五NMOS管的漏極和所述的第十八NMOS管的漏極連接，所述的第十五NMOS管的源極和所述的第十六NMOS管的漏極連接，所述的第十六NMOS管的源極、所述的第十七NMOS管的漏極、所述的第十九NMOS管的源極與所述的第二十一 NMOS管的源極連接，所述的第十八NMOS管的源極與所述的第十九NMOS管的漏極連接，所述的第二十NMOS管的源極與所述的第二十一 NMOS管的漏極連接，所述的第八PMOS管的源極與所述的第 二十二 NMOS管的漏極并接于所述的進位信號產生電路的高位進位信號輸出端，所述的第十四NMOS管的柵極為所述的進位信號產生電路的低位進位信號輸入端，所述的第十五NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第十八NMOS管的柵極和所述的第二十NMOS管的柵極均與所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第十九NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第十六NMOS管的柵極和所述的第二十一 NMOS管的柵極均與所述的第二三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第七PMOS管的漏極、所述的第十七NMOS管的源極和所述的 第二十二 NMOS管的柵極并接于所述的第一時鐘信號輸入端，所述的第七PMOS管的柵極、所述的第十七匪OS管的柵極、所述的第八PMOS管的漏極和所述的第二十二 NMOS管的源極并接于所述的第二時鐘信號輸入端。
5.根據權利要求4所述的一種三值絕熱多米諾乘法單元，其特征在于所述的本位積信號產生電路包括用于控制邏輯I產生的第一控制電路、用于控制邏輯2產生的第二控制電路和本位積信號輸出電路，所述的第一控制電路由第九PMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管和第三i^一 NMOS管組成，所述的第九PMOS管的源極、所述的第二十三NMOS管的漏極、所述的第二十七NMOS管的漏極、所述的第二十九NMOS管的漏極和所述的第三十一 NMOS管的漏極并接于第一控制信號輸出端，所述的第一控制信號輸出端輸出邏輯I信號的控制信號，所述的第二十三NMOS管的源極與所述的第二十四NMOS管的漏極連接,所述的第二十四NMOS管的源極、所述的第二十五NMOS管的漏極和所述的第二十八NMOS管的源極連接，所述的第二十五NMOS管的源極、所述的第二十六NMOS管的漏極和所述的第三十NMOS管的源極連接，所述的第二十七NMOS管的源極與所述的第二十八NMOS管的漏極連接,所述的第二十九NMOS管的源極、所述的第三十NMOS管的漏極和所述的第三十一 NMOS管的源極連接，所述的第二十九NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第一信號輸出端連接，所述的第二十三NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第二十七NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第三十一NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第一信號輸出端連接，所述的第二十四NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第二十八NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第二控制電路由第十PMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四i^一 NMOS管和第四十二 NMOS管組成，所述的第十PMOS管的源極、所述的第三十二 NMOS管的漏極、所述的第三十六NMOS管的漏極、所述的第三十八NMOS管的漏極和所述的第四十一 NMOS管的漏極并接于第二控制信號輸出端，所述的第二控制信號輸出端輸出邏輯2信號的控制信號，所述的第三十二 NMOS管的源極與所述的第三十三NMOS管的漏極 連接，所述的第三十三NMOS管的源極、所述的第三十四NMOS管的漏極和所述的第三十七NMOS管的源極連接，所述的第三十四NMOS管的源極、所述的第三十五NMOS管的漏極和所述的第四十NMOS管的源極連接,所述的第三十六NMOS管的源極與所述的第三十七NMOS管的漏極連接，所述的第三十八NMOS管的源極與所述的第三十九NMOS管的漏極連接，所述的第四十一 NMOS管的源極與所述的第四十二 NMOS管的漏極連接，所述的第三十九NMOS管的源極、所述的第四十NMOS管的漏極和所述的第四十二 NMOS管的源極連接，所述的第三十二 NMOS管的柵極和所述的第三十八NMOS管的柵極均與所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第三十六NMOS管的柵極和所述的第四十一 NMOS管的柵極均與所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第三十七NMOS管的柵極和所述的第三十九NMOS管的柵極均與所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第三十三NMOS管的柵極和所述的第四十二 NMOS管的柵極均與所述的第二三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的本位積信號輸出電路由第十一 PMOS管、第十二 PMOS管和第四十三NMOS管組成，所述的第十一 PMOS管的柵極與所述的第一控制信號輸出端連接，所述的第十二 PMOS管的柵極與所述的第二控制信號輸出端連接，所述的第十一 PMOS管的源極、所述的第十二 PMOS管的源極和所述的第四十三NMOS管的漏極并接且其并接端為所述的本位積信號產生電路的本位積信號輸出端，所述的第九PMOS管的柵極、所述的第十PMOS管的柵極、所述的第十二 PMOS管的漏極、所述的第二十六NMOS管的柵極、所述的第三十五NMOS管的柵極和所述的第四十三NMOS管的源極并接于所述的第二時鐘信號輸入端，所述的第九PMOS管的漏極、所述的第十PMOS管的漏極、所述的第二十六NMOS管的源極、所述的第三十五NMOS管的源極和所述的第四十三NMOS管的柵極并接于所述的第一時鐘信號輸入端，所述的第十一 PMOS管的漏極與所述的第三時鐘信號輸入端連接，所述的第二十五NMOS管的柵極和所述的第三十四NMOS管的柵極并接且其并接端為所述的本位積信號產生電路的互補低位進位信號輸入端，所述的第三十NMOS管的柵極和所述的第四十NMOS管的柵極并接且其并接端為所述的本位積信號產生電路的低位進位信號輸入端。
全文摘要
本發明公開了一種三值絕熱多米諾乘法單元，包括第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、進位信號產生電路和本位積信號產生電路，第一三值絕熱多米諾文字運算電路分別與進位信號產生電路和本位積信號產生電路連接，第二三值絕熱多米諾文字運算電路分別與進位信號產生電路和本位積信號產生電路連接，進位信號產生電路的低位進位信號輸入端與本位積信號產生電路的低位進位信號輸入端連接；優點是在保證具有正確邏輯功能的前提下，結構簡單，且與采用直流電源的三值常規多米諾乘法單元相比，其功耗節省約54%，與基于DTCTGAL電路設計的三值乘法單元相比，其晶體管數量減少約31%。
文檔編號G06F7/523GK102902508SQ201210341718
公開日2013年1月30日 申請日期2012年9月14日 優先權日2012年9月14日
發明者汪鵬君, 楊乾坤, 鄭雪松 申請人:寧波大學