專利名稱：浮點運算處理卡的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及數(shù)據(jù)處理裝置，具體涉及一種浮點運算處理卡。
背景技術(shù)：
隨著科學技術(shù)的發(fā)展，傳統(tǒng)的浮點數(shù)字信號處理裝置已經(jīng)滿足不了現(xiàn)代雷達、電子對抗、聲納等實時信號處理系統(tǒng)對結(jié)構(gòu)要求靈活的需求。傳統(tǒng)的浮點數(shù)字信號處理裝置專用性強，不同的處理任務需要不同的處理模板，這使得不同的處理模板間互不兼容，系統(tǒng)的通用性和擴展能力較差。盡管DSP芯片在不斷發(fā)展，其核心處理速度在不斷增加，但是單一 DSP芯片的處理系統(tǒng)已經(jīng)無法滿足高速實時信號處理的要求。

實用新型內(nèi)容本實用新型的目的即在于提供一種浮點運算處理卡，以克服現(xiàn)有浮點數(shù)字信號處理裝置通用性和擴展能力差，結(jié)構(gòu)不靈活，處理速度低下的不足。本實用新型的目的通過以下技術(shù)方案實現(xiàn):浮點運算處理卡，包括多個處理節(jié)點、多個主FPGA、一個輔助FPGA和CPCI總線接口，每個處理節(jié)點包括兩個通過鏈路口互聯(lián)的DSP芯片，所述處理節(jié)點中的兩個DSP芯片通過同一外總線與一個主FPGA連接，所有DSP芯片通過鏈路口依次連接組成單向環(huán)狀結(jié)構(gòu)，主FPGA與輔助FPGA連接，輔助FPGA與CPCI總線接口連接。DSP芯片采用鏈路口互聯(lián)，相對于總線互聯(lián)，大大降低了接線數(shù)量，降低了調(diào)試難度，從而降低了成本。所有DSP芯片通過鏈路口依次連接組成單向環(huán)狀結(jié)構(gòu)，實現(xiàn)了 DSP芯片之間的信息互通，實現(xiàn)了系統(tǒng)內(nèi)部鏈路口網(wǎng)絡的拓補結(jié)構(gòu)，該結(jié)構(gòu)能夠有效提高系統(tǒng)的處理速度。在本實用新型中，上述結(jié)構(gòu)布局，使主FPGA和輔助FPGA主要作為DSP芯片的轉(zhuǎn)換接口與CPCI總線接口連接，同時因FPGA硬件的可擴展性，還能夠與其它接口連接，使本實用新型的通用性和擴展能力大大提聞。作為本實用新型的第一種優(yōu)化方案，一個所述主FPGA與兩個處理節(jié)點連接，以實現(xiàn)對主FPGA的充分利用。作為本實用新型的第二種優(yōu)化方案，還包括多個ZBT(零總線翻轉(zhuǎn)靜態(tài)隨機存取存儲器)，一個所述主FPGA與兩個ZBT連接。每個ZBT對應一個DSP芯片，為DSP芯片提供緩存空間，以提高技術(shù)速度。作為本實用新型的第三種優(yōu)化方案，還包括DDR存儲器(雙倍速率同步動態(tài)隨機存儲器)，所述輔助FPGA與DDR存儲器連接，DDR存儲器能夠提供高速大容量的數(shù)據(jù)存儲。作為本實用新型的 第四種優(yōu)化方案，還包括FLASH存儲器，所述輔助FPGA與FLASH存儲器連接。作為本實用新型的第五種優(yōu)化方案，還包括CPLD，所述輔助FPGA與CPLD連接，根據(jù)CPLD的硬件特性，這種結(jié)構(gòu)能夠?qū)崿F(xiàn)自定義總線接口和板間時鐘同步控制功能。作為本實用新型的第六種優(yōu)化方案，還包括RapidIO接口，所述輔助FPGA與RapidIO接口連接，RapidIO接口能夠提供高速數(shù)據(jù)傳輸，提高本實用新型的通用性。作為本實用新型的第七優(yōu)化方案，還包括RocketIO接口，所述輔助FPGA與RocketIO接口連接,提高本實用新型的通用性。優(yōu)選的，所述DSP芯片的型號為TS201。本實用新型的優(yōu)點和有益效果在于:1.設(shè)置有多塊DSP芯片，提高了數(shù)據(jù)處理能力；2.DSP芯片采用鏈路口互聯(lián)，相對于總線互聯(lián)，結(jié)構(gòu)更靈活，大大降低了接線數(shù)量，降低了調(diào)試難度，降低了成本；3.所有DSP芯片通過鏈路口依次連接組成單向環(huán)狀結(jié)構(gòu)，實現(xiàn)了 DSP芯片之間的信息互通，實現(xiàn)了系統(tǒng)內(nèi)部鏈路口網(wǎng)絡的拓補結(jié)構(gòu)，有效提高了系統(tǒng)的處理速度；4.采用FPGA作為轉(zhuǎn)換接口，通用性和擴展能力大大提高。

為了更清楚地說明本實用新型的實施例，下面將對描述本實用新型實施例中所需要用到的附圖作簡單的說明。顯而易見的，下面描述中的附圖僅僅是本實用新型中記載的一些實施例，對于本領(lǐng)域的技術(shù)人員來講，在不付出創(chuàng)造性勞動的情況下，還可以根據(jù)下面的附圖，得到其它附圖。圖1為本實用新型的結(jié)構(gòu)示意圖。
具體實施方式
為了使本領(lǐng)域的技術(shù)人員更好地理解本實用新型，下面將結(jié)合本實用新型實施例中的附圖對本實用新型實施例中的技術(shù)方案進行清楚、完整的描述。顯而易見的，下面所述的實施例僅僅是本實用新型實施例中的一部分，而不是全部。基于本實用新型記載的實施例，本領(lǐng)域技術(shù)人員在不付出創(chuàng)造性勞動的情況下得到的其它所有實施例，均在本實用新型保護的范圍內(nèi)。實施例1:如圖1所示，浮點運算處理卡，包括4個處理節(jié)點、2個主FPGA、I個輔助FPGA和CPCI總線接口，每個處理節(jié)點包括兩個通過鏈路口互聯(lián)的DSP芯片，所述處理節(jié)點中的兩個DSP芯片通過同一外總線(數(shù)據(jù)線、地址線、控制線)與一個主FPGA連接，所有DSP芯片通過鏈路口依次連接組成單向環(huán)狀結(jié)構(gòu)，主FPGA與輔助FPGA通過主線連接(數(shù)據(jù)線、地址線、控制線)連接，輔助FPGA與CPCI總線接口連接。DSP芯片采用鏈路口互聯(lián)，相對于總線互聯(lián)，大大降低了接線數(shù)量，降低了調(diào)試難度，從而降低了成本。所有DSP芯片通過鏈路口依次連接組成單向環(huán)狀結(jié)構(gòu)，實現(xiàn)了 DSP芯片之間的信息互通，實現(xiàn)了系統(tǒng)內(nèi)部鏈路口網(wǎng)絡的拓補結(jié)構(gòu)，該結(jié)構(gòu)能夠有效提高系統(tǒng)的處理速度。在本實用新型中，上述結(jié)構(gòu)布局，使主FPGA和輔助FPGA主要作為DSP芯片的轉(zhuǎn)換接口與CPCI總線接口連接，同時因FPGA硬件的可擴展性，還能夠與其它接口(RapidIO接口、Rocket10接口等)連接，使本實用新型的通用性和擴展能力大大提高。其中，主FPGA和輔助FPGA都選用Xilinx公司Virtex II Pro系列FPGA，DSP芯片型號為TS201。本實施例中，選用上述高規(guī)格芯片用于獲得較強的數(shù)據(jù)處理能力，自然，其它FPGA芯片和DSP芯片也能夠用于本實用新型公開的結(jié)構(gòu)中。實施例2:如圖1所示，本實施例與實施例1基本相同，不同之處在于，本實施例設(shè)與CPCI 6U標準板卡上，DSP芯片通過一鏈路口與CPCI 6U標準板卡上的J4槽連接，實現(xiàn)與外部信息的互通。實施例3:如圖1所示，本實施例在實施例2的基礎(chǔ)上，增設(shè)ZBT，一個主FPGA與兩個ZBT連接，為DSP芯片提供緩存空間，以提高技術(shù)速度。實施例4:如圖1所示，本實施例在實施例3的基礎(chǔ)上，增設(shè)DDR存儲器和FLASH存儲器，所述輔助FPGA與DDR存儲器和FLASH存儲器連接，DDR存儲器能夠提供高速大容量的數(shù)據(jù)存儲。實施例5:如圖1所示，本實施例在實施例4的基礎(chǔ)上，增設(shè)CPLD，所述輔助FPGA與CPLD連接，CPLD與CPCI 6U標準板卡上的J5槽連接。根據(jù)CPLD的硬件特性，這種結(jié)構(gòu)能夠?qū)崿F(xiàn)自定義總線接口和板間時鐘同步控制功能，同時使整個處理卡內(nèi)的數(shù)據(jù)和標準CPCI數(shù)據(jù)可充分交互。實施例6:如圖1所示，本實施例在實施例5的基礎(chǔ)上，增設(shè)RapidIO接口，所述輔助FPGA與RapidIO接口連接，RapidIO接口與CPCI 6U標準板卡上的J2槽連接，能夠提供高速數(shù)據(jù)傳輸，提高本實用新型的通用性。實施例7:如圖1所示，本實施例在實施例6的基礎(chǔ)上，增設(shè)RocketIO接口，所述輔助FPGA與RocketIO接口連接，RocketIO接口與CPCI 6U標準板卡上的J3槽連接，以提高本實用新型的通用性。如上所述，便可較好的實現(xiàn)本實用新型。
權(quán)利要求1.浮點運算處理卡，其特征在于:包括多個處理節(jié)點、多個主FPGA、一個輔助FPGA和CPCI總線接口，每個處理節(jié)點包括兩個通過鏈路口互聯(lián)的DSP芯片，所述處理節(jié)點中的兩個DSP芯片通過同一外總線與一個主FPGA連接，所有DSP芯片通過鏈路口依次連接組成單向環(huán)狀結(jié)構(gòu)，主FPGA與輔助FPGA連接，輔助FPGA與CPCI總線接口連接。
2.根據(jù)權(quán)利要求1所述的浮點運算處理卡，其特征在于:一個所述主FPGA與兩個處理節(jié)點連接。
3.根據(jù)權(quán)利要求1所述的浮點運算處理卡，其特征在于:還包括多個ZBT，一個所述主FPGA與兩個ZBT連接。
4.根據(jù)權(quán)利要求1所述的浮點運算處理卡，其特征在于:還包括DDR存儲器，所述輔助FPGA與DDR存儲器連接。
5.根據(jù)權(quán)利要求1所述的浮點運算處理卡，其特征在于:還包括FLASH存儲器，所述輔助FPGA與FLASH存儲器連接。
6.根據(jù)權(quán)利要求1所述的浮點運算處理卡，其特征在于:還包括CPLD，所述輔助FPGA與CPLD連接。
7.根據(jù)權(quán)利要求1所述的浮點運算處理卡，其特征在于:還包括RapidIO接口，所述輔助FPGA與RapidIO接口連接。
8.根據(jù)權(quán)利要求1所述的浮點運算處理卡，其特征在于:還包括RocketIO接口，所述輔助FPGA與RocketIO接口連接。
9.根據(jù)權(quán)利要求廣8中任一項所述的浮點運算處理卡，其特征在于:所述DSP芯片的型號為TS201。
專利摘要本實用新型公開了一種浮點運算處理卡，包括多個處理節(jié)點、多個主FPGA、一個輔助FPGA和CPCI總線接口，每個處理節(jié)點包括兩個通過鏈路口互聯(lián)的DSP芯片，所述處理節(jié)點中的兩個DSP芯片通過同一外總線與一個主FPGA連接，所有DSP芯片通過鏈路口依次連接組成單向環(huán)狀結(jié)構(gòu)，主FPGA與輔助FPGA連接，輔助FPGA與CPCI總線接口連接。本實用新型的與優(yōu)點在于，通用性和擴展能力強，結(jié)構(gòu)靈活，處理速度快。
文檔編號G06F7/57GK203025687SQ20132004508
公開日2013年6月26日 申請日期2013年1月28日 優(yōu)先權(quán)日2013年1月28日
發(fā)明者葉川 申請人:四川鴻創(chuàng)電子科技有限公司