本發明涉及混合內存領域，尤其涉及一種解決混合內存讀延遲不確定性的方法。

背景技術：

現有技術中采用混合內存的方式提高DRAM的性能，降低刷新功耗，方法是為DRAM添加非易失性的新型存儲器（New Concept Memory, NCM）。在DRAM非繁忙狀態下將存儲在 DRAM尾端分布區的存儲單元中的數據轉移至新型存儲器中，然后提高DRAM刷新周期，從而能夠大大降低DRAM的刷新功耗，提高DRAM的性能。對混合存儲器讀操作的實現方式可通過地址查找轉換表來存儲DRAM地址和NCM地址的映射關系，通過對DRAM讀操作地址的匹配查找，根據匹配結果控制數據輸出來自DRAM或NCM。申請號為CN201510808165.6的發明申請公開的技術方案解決了如何對混合內存中的NCM進行寫操作。

由于存儲級存儲器(Storage Class Memory,SCM)的讀延遲與DRAM有非常大的不同，實際上，SCM的讀延遲是DRAM的4倍，這使得SCM的讀取無法兼容原始的DDR協議，因此，在LPDDR和移動設備的應用場景中，必須考慮如何解決SCM的讀延遲太大的問題。另一個問題是讀延遲的不確定性，在讀操作中，如果被讀取的數據來自SCM，那么，常規的DRAM時序是無法滿足的，因為當前的DDR協議只支持確定的讀取和寫入的時序，這種不確定的讀延遲將會在數據總線上造成沖突。

因此，本領域的技術人員致力于開發一種解決混合內存讀延遲不確定性的方法。

技術實現要素：

有鑒于現有技術的上述缺陷，本發明所要解決的技術問題是如何解決SCM的讀延遲太大和不確定性問題。

為實現上述目的，本發明提供了一種解決混合內存讀延遲不確定性的方法，包括提供一包括通信連接的DRAM和SCM的混合內存，所述DRAM按照存儲單元保持時間包括主要分布區和尾端分布區，將暴讀（Read-heavy）數據放入將被SCM替換的DRAM尾端分布區，且所述混合內存中預存有地址查找轉換表，所述地址查找轉換表中包括發生替換存儲的所述 DRAM地址和所述SCM地址的映射項。

進一步地，所述SCM采用兩個單元每位技術。

進一步地，所述兩個單元每位技術采用差分讀取，SCM編程過程被配置為使得兩個差分單元的表征相反邏輯狀態的物理狀態盡可能地區分開，以便加速存儲位邏輯值的獲得。

進一步地，所述SCM為PCM或ReRAM或MRAM。

本發明還提供了一種解決混合內存讀延遲不確定性的方法，包括提供一包括通信連接的DRAM和SCM的混合內存，所述DRAM按照存儲單元保持時間包括主要分布區和尾端分布區，將暴寫（Write-heavy）數據放入將被SCM替換的DRAM尾端分布區，且所述混合內存中預存有地址查找轉換表，所述地址查找轉換表中包括發生替換存儲的所述 DRAM地址和所述SCM地址的映射項。

進一步地，所述PCM為基于Ge-Sb-Te技術，并通過提高Sb的百分比來提高PCM的轉換速度。

進一步地，在數據中心服務器的空閑狀態時，周期性地恢復SCM數據。

進一步地于，如果SCM必須被讀，則可以重用“頁錯誤中斷”，帶尾端存儲位的地址將被MMU識別成“頁丟失”，從而產生一個特定的中斷。

進一步地，在中斷處理程序中，特定的tRAS將被配置在存儲控制器的參數寄存器中替代默認值，然后在SCM上的那個頁地址將被訪問，訪問結束后，默認的tRAS將被重新配置回去進行后續的DRAM訪問。

解決內存瓶頸和功耗瓶頸不是一件容易的事情，但是通過各個方面的交叉努力，如工藝配方，存儲器新型設計，結構創新，系統支持等，還是存在可能的機會，甚至無需更改DRAM，存儲控制器和操作系統。隨著DRAM和SCM在頁讀延遲上的差別減小，在一個固定周期內的PCM訪問差別將會消失。

具體實施方式

為了讓具備本項發明所屬領域常規知識的人員輕松實施本項發明，對本項發明的實例進行詳細說明。但本項發明可按照不同的形態實施，不僅僅局限于在此說明的實例。

在本項發明的整個說明書中，某一個部分與另一個部分的“連接”，不僅包括“直接連接”，還包括通過其他元器件相連的“電氣性連接”。

在本項發明的整個說明書中，某一個部件位于另一個部件的“上方”，不僅包括某一個部件與另一個部件相接處的狀態，還包括兩個部件之間還設有另一個部件的狀態。

在本項發明的整個說明書中，某個部分“包括”某個構成要素是指，在沒有特別禁止器材的前提下，并不是排除其他構成要素，而是還能包括其他構成要素。

在本項發明的整個說明書中采用的程度用語“約”、“實質上”等， 如果提示有制造及物質容許誤差，就表示相應數值或接近該數值；其目的是，防止不良人員將涉及準確數值或絕對數值的公開內容用于不當用途。在本項發明的整個說明書中使用的程度用語“～(中的)階段”或“～的階段”，并不是“為了～的階段”。

本說明書中的‘部件’是指，由硬件構成的單元(unit)、由軟件構成的單元、由軟件和硬件構成的單元。

另外，一個單元可由兩個以上的硬件構成或者兩個以上的單元由一個硬件構成。本說明書中，通過終端、裝置或設備實施的操作或功能，其中的一部分可利用與相應終端、裝置或設備相連的服務器代替實施。同樣，通過服務器實施的操作或功能，其中的一部分也可以利用與該服務器相連的終端、裝置或設備代替實施。

下面對本發明做進一步詳細的闡述：

由于SCM的訪問延遲比DRAM大，因此，無論串行還是并行，存儲控制器必須重新設計來支持混合存儲器構架。舉例來說，和DDR4標準協議并不完全兼容的DDR4擴展協議據說用來支持3DxPoint作為主存儲器。當然，混合存儲器要被工業界接受還存在很大障礙，但是，由于基于多DRAM少SCM的混合存儲器，超高容量的SCM并不是目標。如果尾端存儲單元的IO級數據已經存在于SCM的讀緩存中，這便不會影響保持時間敏感的混合存儲器（Retention-Aware Hybrid Main Memory, RAHMM）的性能，也就是說在DRAM的某一行上的要被SCM替代的尾端存儲單元的IO級數據必須全部被分配在SCM中的某一頁上。如果超出了SCM的頁長度，則DRAM的那行應當被無效。于是在RAHMM的優點和DRAM的無效行中存在一個平衡點，這個數字將會非常小。

最壞情況是被訪問的尾端存儲單元的IO級數據都不在SCM的讀緩存中。因此，對于最壞情況，需要更長的tRAS或頁讀延遲。比如，對于一個8Gb DDR SDRAM，最小的tRAS是32ns，而對于一個4GB PCM，頁讀延遲是50ns。因此，基于這兩個工業界的數據，下面來解釋，在暴讀和暴寫的情況下，如何在不改變存儲控制器的情況下支持RAHMM：

暴讀（read-heavy）情況：

當使用兩單元每位（2 cell per bit）技術設計小密度SCM時，對兩個單元采用差分讀取將大大提高SCM的讀取性能。舉例來說，如果兩個PCM或ReRAM單元被設計成表示一個存儲位，在任何時候，一個單元被編程處于高阻態，如1M歐，而另一個為低阻態，如3k歐。在差分讀取的過程中，兩個單元上的巨大的電流差將很快被翻譯成這個存儲位的邏輯值。于此同時，利用隱藏緩存策略（Hidden Buffer Strategy）的優勢，在SCM編程上可以花費更多時間來使得兩個差分單元的阻值盡可能地區分開，以便加速差分讀取的操作。1.56x的頁讀延遲可以縮減幾乎一半，如減至32ns。同時，利用“數據重排”技術，將“比較暴讀”的數據移出SCM，把它們分配到尾端存儲單元的DRAM行中，因此寫SCM的可能性將大大下降，甚至沒有?！白畋┳x”的數據仍存儲和安排在沒有尾端存儲單元的DRAM行中。結合兩單元每位技術、隱藏緩存策略以及“數據重排”，可以提高RAHMM的性能，減小RAHMM的功耗，甚至不改變當前主內存接口協議。另外，讀延遲幾乎和DRAM一樣的MRAM，也可以被用來作為SCM使用。

暴寫（write-heavy）情況：

總所周知，SCM的寫延遲是個大問題，但是這樣的結論是基于SCM的數據保持必須像傳統的Flash（10年）?；贕e-Sb-Te的PCM中增加Sb的比例將極大地加快轉換速度。快速的編程速度意味著較低的寫功耗，但是數據保持將變得非常短，如6個月，但這不是個大問題，在數據中心服務器的空閑狀態時，可以周期性地恢復SCM數據。將“比較暴寫”的數據分配到尾端存儲單元的DRAM行中，因此讀SCM的可能性將大大下降，甚至沒有?！白畋憽钡臄祿源鎯桶才旁跊]有尾端存儲單元的DRAM行中。如果SCM必須被讀，則可以重用“頁錯誤中斷”，這些帶尾端存儲位的地址將被MMU識別成“頁丟失”，從而產生一個特定的中斷。在中斷處理程序中，如50ns tRAS，將被配置在存儲控制器的參數寄存器中替代默認值，然后在RAHMM上的那個頁地址將被訪問，訪問結束后，默認的 32ns tRAS將被重新配置回去進行后續的DRAM訪問。由于讀SCM的機會非常低，因此對性能的影響可以被忽略。

前面所述的本項發明相關說明只限于某一個實例；只要是具備本項發明所屬技術領域的常規知識，在無需變更本項發明技術性思想或者必要特點，就能將本項發明變更為其他形態。因此，前面所述的實例涵蓋本項發明的任何一種實施形態，并不僅僅局限于本說明書中的形態。例如，定義為單一型的各構成要素可分散實施；同樣，定義為分散的構成要素，也能以結合形態實施。

本項發明的范疇并不局限于上述詳細說明，可涵蓋后面所述的專利申請范圍；從專利申請范圍的定義、范圍以及同等概念中導出的所有變更或者變更形態均包括在本項發明的范疇內。