本發(fā)明涉及集成電路驗(yàn)證，尤其涉及一種信號(hào)傳輸優(yōu)化方法、裝置、設(shè)備、介質(zhì)及產(chǎn)品。

背景技術(shù)：

1、近年來，隨著深度學(xué)習(xí)、數(shù)據(jù)中心、邏輯仿真以及大型設(shè)計(jì)的快速原型制作等領(lǐng)域?qū)Ω咝屎挽`活性的需求日益增長，配備多個(gè)現(xiàn)場(chǎng)可編程門陣列(field?programmablegate?array，fpga)的系統(tǒng)的應(yīng)用需求越來越高。在這些多fpga系統(tǒng)中，各個(gè)fpga通過直接硬連線或可編程互連網(wǎng)絡(luò)實(shí)現(xiàn)相互連接。

2、盡管時(shí)分復(fù)用技術(shù)通過復(fù)用輸入/輸出引腳和fpga間的線路，為fpga間的信號(hào)傳輸增加了邏輯引腳的數(shù)量并提升了邏輯資源的利用率，但時(shí)分復(fù)用技術(shù)要求每個(gè)信號(hào)都必須等待其分配的傳輸時(shí)間，導(dǎo)致fpga之間的通信延遲增加。現(xiàn)有技術(shù)中，有的通過在劃分、路由和后路由階段考慮時(shí)分復(fù)用技術(shù)帶來的延遲，以減少時(shí)分復(fù)用對(duì)延遲的負(fù)面影響，有的通過同時(shí)進(jìn)行時(shí)分復(fù)用比率分配和劃分，以提高了系統(tǒng)時(shí)鐘頻率，以及將非關(guān)鍵fpga間網(wǎng)絡(luò)放置在時(shí)分復(fù)用的線路中，以提高邏輯利用率而不影響系統(tǒng)時(shí)序，然而，這些方法需要考慮所有實(shí)際的時(shí)分復(fù)用約束，仍需要較長的fpga系統(tǒng)運(yùn)行時(shí)間，降低了信號(hào)傳輸?shù)男屎蚮pga的資源利用率。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明提供了一種信號(hào)傳輸優(yōu)化方法、裝置、設(shè)備、介質(zhì)及產(chǎn)品，以解決在fpga之間使用時(shí)分復(fù)用技術(shù)傳輸信號(hào)時(shí)傳輸延遲長、傳輸效率低、fpga的資源利用率低和fpga系統(tǒng)性能差的問題。

2、根據(jù)本發(fā)明實(shí)施例的一方面，提供了一種信號(hào)傳輸優(yōu)化方法，包括：

3、獲取待優(yōu)化的fpga系統(tǒng)的目標(biāo)時(shí)序圖；其中，目標(biāo)時(shí)序圖中包含的多條時(shí)序路徑，每條時(shí)序路徑中包含有多個(gè)用于連接兩兩fpga的路徑邊；

4、沿將物理資源復(fù)用率朝向fpga系統(tǒng)的物理線路總數(shù)量進(jìn)行貼近的迭代方向進(jìn)行一次迭代，獲取目標(biāo)時(shí)序圖中每條路徑邊的初始時(shí)分復(fù)用比率；

5、將一次迭代結(jié)束時(shí)每條路徑邊的初始時(shí)分復(fù)用比率作為迭代初起始值，以為系統(tǒng)延時(shí)更長的時(shí)序路徑上的路徑邊分配更多的物理資源為目標(biāo)進(jìn)行二次迭代，確定目標(biāo)時(shí)序圖中每條路徑邊的目標(biāo)時(shí)分復(fù)用比率；

6、按照各目標(biāo)時(shí)分復(fù)用比率，對(duì)fpga系統(tǒng)進(jìn)行時(shí)分復(fù)用的配置。

7、根據(jù)本發(fā)明實(shí)施例的另一方面，還提供了一種信號(hào)傳輸優(yōu)化裝置，包括：

8、時(shí)序圖獲取模塊，用于獲取待優(yōu)化的fpga系統(tǒng)的目標(biāo)時(shí)序圖；其中，目標(biāo)時(shí)序圖中包含的多條時(shí)序路徑，每條時(shí)序路徑中包含有多個(gè)用于連接兩兩fpga的路徑邊；

9、比率獲取模塊，用于沿將物理資源復(fù)用率朝向fpga系統(tǒng)的物理線路總數(shù)量進(jìn)行貼近的迭代方向進(jìn)行一次迭代，獲取目標(biāo)時(shí)序圖中每條路徑邊的初始時(shí)分復(fù)用比率；

10、比率確定模塊，用于將一次迭代結(jié)束時(shí)每條路徑邊的初始時(shí)分復(fù)用比率作為迭代初起始值，以為系統(tǒng)延時(shí)更長的時(shí)序路徑上的路徑邊分配更多的物理資源為目標(biāo)進(jìn)行二次迭代，確定目標(biāo)時(shí)序圖中每條路徑邊的目標(biāo)時(shí)分復(fù)用比率；

11、系統(tǒng)配置模塊，用于按照各目標(biāo)時(shí)分復(fù)用比率，對(duì)fpga系統(tǒng)進(jìn)行時(shí)分復(fù)用的配置。

12、根據(jù)本發(fā)明實(shí)施例的另一方面，還提供了一種電子設(shè)備，所述電子設(shè)備包括：

13、至少一個(gè)處理器；以及

14、與所述至少一個(gè)處理器通信連接的存儲(chǔ)器；其中，

15、所述存儲(chǔ)器存儲(chǔ)有可被所述至少一個(gè)處理器執(zhí)行的計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被所述至少一個(gè)處理器執(zhí)行，以使所述至少一個(gè)處理器能夠執(zhí)行本發(fā)明任一實(shí)施例所述的信號(hào)傳輸優(yōu)化方法。

16、根據(jù)本發(fā)明實(shí)施例的另一方面，還提供了一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)存儲(chǔ)有計(jì)算機(jī)指令，所述計(jì)算機(jī)指令用于使處理器執(zhí)行時(shí)實(shí)現(xiàn)本發(fā)明任一實(shí)施例所述的信號(hào)傳輸優(yōu)化方法。

17、根據(jù)本發(fā)明實(shí)施例的另一方面，還提供了一種計(jì)算機(jī)程序產(chǎn)品，包括計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)如本發(fā)明任一實(shí)施例所述方法的步驟。

18、本發(fā)明實(shí)施例的技術(shù)方案，通過獲取待優(yōu)化的fpga系統(tǒng)的目標(biāo)時(shí)序圖；沿將物理資源復(fù)用率朝向fpga系統(tǒng)的物理線路總數(shù)量進(jìn)行貼近的迭代方向進(jìn)行一次迭代，獲取目標(biāo)時(shí)序圖中每條路徑邊的初始時(shí)分復(fù)用比率；將一次迭代結(jié)束時(shí)每條路徑邊的初始時(shí)分復(fù)用比率作為迭代初起始值，以為系統(tǒng)延時(shí)更長的時(shí)序路徑上的路徑邊分配更多的物理資源為目標(biāo)進(jìn)行二次迭代，確定目標(biāo)時(shí)序圖中每條路徑邊的目標(biāo)時(shí)分復(fù)用比率；按照各目標(biāo)時(shí)分復(fù)用比率，對(duì)fpga系統(tǒng)進(jìn)行時(shí)分復(fù)用的配置。通過一次迭代做初始時(shí)分復(fù)用比率分配，使得各時(shí)序路徑占用的物理線的資源趨近相等，然后通過二次迭代實(shí)現(xiàn)根據(jù)時(shí)分復(fù)用比率總和動(dòng)態(tài)分配資源，為時(shí)分復(fù)用比率總和較大的時(shí)序路徑分配更多資源，為較小的時(shí)序路徑分配更少的資源，優(yōu)化系統(tǒng)中的關(guān)鍵時(shí)序路徑的資源分配，降低傳輸延遲，提高了傳輸效率、fpga的資源利用率和系統(tǒng)性能。

19、應(yīng)當(dāng)理解，本部分所描述的內(nèi)容并非旨在標(biāo)識(shí)本發(fā)明的實(shí)施例的關(guān)鍵或重要特征，也不用于限制本發(fā)明的范圍。本發(fā)明的其它特征將通過以下的說明書而變得容易理解。

技術(shù)特征：

1.一種信號(hào)傳輸優(yōu)化方法，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，沿將物理資源復(fù)用率朝向fpga系統(tǒng)的物理線路總數(shù)量進(jìn)行貼近的迭代方向進(jìn)行一次迭代，獲取目標(biāo)時(shí)序圖中每條路徑邊的初始時(shí)分復(fù)用比率，包括：

3.根據(jù)權(quán)利要求2所述的方法，其特征在于，在當(dāng)前迭代輪次下，根據(jù)各路徑邊所屬最長時(shí)序路徑和當(dāng)前的目標(biāo)總和值，計(jì)算各路徑邊的當(dāng)前時(shí)分復(fù)用比率，包括：

4.根據(jù)權(quán)利要求2所述的方法，其特征在于，如果當(dāng)前fpga對(duì)物理資源復(fù)用率與fpga對(duì)的物理線路總數(shù)量不滿足一致性條件，則根據(jù)當(dāng)前系統(tǒng)物理資源復(fù)用率和系統(tǒng)物理線路總數(shù)量更新目標(biāo)總和值，包括：

5.根據(jù)權(quán)利要求1所述的方法，其特征在于，以為系統(tǒng)延時(shí)更長的時(shí)序路徑上的路徑邊分配更多的物理資源為目標(biāo)進(jìn)行二次迭代，確定目標(biāo)時(shí)序圖中每條路徑邊的目標(biāo)時(shí)分復(fù)用比率，包括：

6.根據(jù)權(quán)利要求5所述的方法，其特征在于，在根據(jù)每個(gè)路徑邊的當(dāng)前時(shí)分復(fù)用比率，重新計(jì)算目標(biāo)時(shí)序路徑中所有路徑邊的第二時(shí)分復(fù)用比率總和值之前，還包括：

7.一種信號(hào)傳輸優(yōu)化裝置，其特征在于，包括：

8.一種電子設(shè)備，其特征在于，所述電子設(shè)備包括：

9.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其特征在于，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)存儲(chǔ)有計(jì)算機(jī)指令，所述計(jì)算機(jī)指令用于使處理器執(zhí)行時(shí)實(shí)現(xiàn)權(quán)利要求1-6中任一項(xiàng)所述的信號(hào)傳輸優(yōu)化方法。

10.一種計(jì)算機(jī)程序產(chǎn)品，其特征在于，所述計(jì)算機(jī)程序產(chǎn)品包括計(jì)算機(jī)程序，所述計(jì)算機(jī)程序在被處理器執(zhí)行時(shí)實(shí)現(xiàn)根據(jù)權(quán)利要求1-6中任一項(xiàng)所述的信號(hào)傳輸優(yōu)化方法。

技術(shù)總結(jié)
本發(fā)明公開了一種信號(hào)傳輸優(yōu)化方法、裝置、設(shè)備、介質(zhì)及產(chǎn)品，涉及集成電路驗(yàn)證技術(shù)領(lǐng)域，該方法包括：獲取待優(yōu)化的FPGA系統(tǒng)的目標(biāo)時(shí)序圖；沿將物理資源復(fù)用率朝系統(tǒng)物理線路總數(shù)量貼近的方向進(jìn)行一次迭代，獲取各路徑邊的初始時(shí)分復(fù)用比率作為迭代初起始值，以為系統(tǒng)延時(shí)更長的時(shí)序路徑上的路徑邊分配更多的物理資源為目標(biāo)進(jìn)行二次迭代，按照迭代得到的各路徑邊的目標(biāo)時(shí)分復(fù)用比率，對(duì)系統(tǒng)進(jìn)行時(shí)分復(fù)用的配置。通過一次迭代使各時(shí)序路徑占用的物理線的資源趨近相等，通過二次迭代實(shí)現(xiàn)根據(jù)時(shí)分復(fù)用比率總和動(dòng)態(tài)分配資源，優(yōu)化系統(tǒng)中關(guān)鍵時(shí)序路徑的資源分配，降低傳輸延遲，提高了傳輸效率、FPGA的資源利用率和系統(tǒng)性能。

技術(shù)研發(fā)人員：柯玉平,黃侃,介浩宇
受保護(hù)的技術(shù)使用者：上海思爾芯技術(shù)股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/4/28