專利名稱：：存取存儲器芯片的方法
技術領域：
：本發明涉及一種存取存儲器芯片的方法，特別是涉及一種可以減少動態隨機存取存儲器(DynamicRandomAccessMemory,DRAM)輸入接腳數目的存取存儲器芯片的方法。
背景技術：
：在現有的雙倍數據率(DoubleDataRate,DDR)同步動態隨機存取存儲器(SynchronousDRAM)架構下，同步動態隨機存取存儲器具有以下輸入訊號兩個頻率訊號CLK以及并CLK、十六個存儲器地址輸入訊號AO~A15、四個存〗諸庫地址輸入訊號BA0-BA3、一芯片選4奪訊號CS、一列地址選通(rowaddressstrobe)訊號RAS、■一行地址選通(columnaddressstrobe)訊,號CAS、一寫入致能(WriteEnable,WE)訊號、一同步訊號CKE、一校準訊號ZQ以及一重置訊號RESET。上述每一個輸入訊號的一個輸入命令的長度為一頻率訊號的一個頻率周期，且每一個輸入訊號均需要由一專屬的接腳來輸入存儲器芯片中，因此現有的同步動態隨機存取存儲器會設置有29個輸入接腳。請參考圖1,圖1為現有的雙列接腳存儲器模塊(DualIn-lineMemoryModule,DIMM)100的示意圖。如圖1所示，雙列接腳存儲器模塊100包含有八個存儲器芯片110-1~110_8,其中每一個存儲器芯片均包含有29個輸入接腳。在雙列接腳存儲器模塊100的操作上，29筆輸入訊號是由一控制器120輸入至存儲器芯片110-1，之后循序傳輸至存儲器芯片l0-2、110-3.....110-8,因此兩相鄰存儲器芯片均有29條線路互相連接。一般而言，輸入接腳越多，在電路上信號線的間距也會變小而增加布線的困難度，且信號線彼此之間也比較容易受到干擾，因此雙列接腳存儲器模塊100上線路的布局會較為困難，此外，在存儲器芯片測試時，模具的花費比較高且量測機臺一次可以測試的存儲器芯片的數量也會減少。
發明內容因此本發明的目的之一在于提供一種可以減少存儲器輸入接腳數量的存取存儲器芯片的方法，以降低雙列接腳存儲器模塊的信號線密度以及存儲器在測試上的成本花費。依據本發明的一實施例，其披露一種存取一存儲器芯片的方法。該方法包含有于該存儲器芯片設置多個第一輸入接腳與多個第二輸入接腳；將多個列地址訊號分別輸入該多個第一輸入接腳，其中每一個列地址訊號的一列地址命令分組的長度為一頻率訊號的多個頻率周期，且該列地址命令分組包含有多個列輸入命令；以及將多個行地址訊號分別輸入至該多個第二輸入接腳，其中每一個行地址訊號的一行地址命令分組的長度為該頻率訊號的多個頻率周期，且該行地址命令分組包含有多個行輸入命令。依據本發明所提供的存取存儲器芯片的方法，可以在不影響存儲器效能之下減少存儲器的輸入接腳，進而提升雙列接腳存儲器模塊在線路布局上的容易度，并減少測試上的成本。圖1為現有的雙列接腳存儲器模塊的示意圖圖2為本發明存儲器芯片的一實施例的示意圖。圖3為本發明實施例的六個列地址訊號的示意圖。圖4為本發明實施例的五個行地址訊號的示意圖。圖5為本發明存取圖2所示的存儲器芯片的一操作范例的示意圖。附圖符號說明<table>tableseeoriginaldocumentpage5</column></row><table>PIN—CSC第二芯片選擇訊號接腳CLK頻率訊號RowAdrO、RowAdrl、RowAdr2、RowAdr3、RowAdr4、RowAdr5、列地址訊號A0、Al、A2、A3、A4、A5、A6、A7、A8、A9、AIO、All、A12、A13、A14,A15存儲器地址的設定信息BAO、BA1、BA2、BA3存儲庫地址的設定信息CMDO、CMD1、CMD2、CMD3存儲器控制命令的設定信息ColAdrO、ColAdrl、ColAdr2、ColAdr3、ColAdr4列地址ifl號WE寫入致能輸入命令AP自動預充電輸入命令BC4/BL8突發中斷/突發長度輸入命令CSR列地址芯片選擇訊號CSC行地址芯片選擇訊號具體實施例方式在現有的雙倍數據率同步動態隨機存取存儲器架構下，每一個輸入訊號的一個輸入命令的長度為一頻率訊號的一個頻率周期，且每一個輸入訊號均由一專屬的接腳來輸入存儲器芯片中，因此總共會需要29個接腳。為了減少接腳的數量，本發明使用了"命令分組，，的概念，亦即一個接腳用來輸入一命令分組且每一個命令分組包含四個輸入命令，如此便可以減少存儲器芯片接腳的數量，然而，因為每一個命令分組包含四個輸入命令且一個輸入命令的長度為一個頻率周期，因此一個命令分組的長度為四個頻率周期，在存儲器的操作中，因為在同一存儲庫中不能同時進行列地址訊號輸入以及行地址訊號輸入，因此若是僅僅使用長度為四個頻率周期的命令分組，在同一存儲庫中，必須要等到列地址訊號輸入后四個頻率周期，行地址訊號才可以輸入，如此將會嚴重降低存儲器的效能。因此，本發明提出了一種可以減少存儲器的輸入接腳且較不會降低存儲器效能的方法，相關運作細節詳述如下。6請參閱圖2，圖2為本發明存儲器芯片200的一實施例的示意圖。如圖所示，存儲器芯片200包含有一頻率接腳PIN-CLK、六個列(row)地址訊號接腳PIN_R0~PIN-R5、五個4亍(column)地址訊號^妄腳PIN—CO~PIN—C4、一第一芯片選擇訊號(列地址芯片選擇訊號)接腳PIN—CSR以及一第二芯片選擇訊號(行地址芯片選^l,訊號)接腳PIN-CSC。本實施例中，頻率接腳PIN-CLK用來接收一頻率訊號CLK,列地址訊號接腳PIN_R0~PIN-R5用來分別接收六個歹寸地址ifl號RowAdrO、RowAdrl、RowAdr2、RowAdr3、RowAdr4、RowAdr5、行地址訊號接腳PIN-C0-PIN-C4用來分別接收五個行地址訊號ColAdrO、ColAdrl、ColAdr2、ColAdr3、ColAdr4，第一芯片選擇訊號(列地址芯片選擇訊號)接腳PIN-CSR用來接收一第一芯片選擇訊號(列地址芯片選擇訊號)CSR以選擇使用存儲器芯片200來接收該多個列地址訊號，以及第二芯片選擇訊號(行地址芯片選擇訊號)接腳PIICSC用來接收一第二芯片選擇訊號(行地址芯片選擇訊號)CSC以選擇使用該存儲器芯片來接收該多個行地址訊號。請注意，圖2所示的存儲器芯片200的接腳配置僅作為范例說明之用，且在不影響本發明技術披露之下，圖2中僅顯示出與本發明的后續說明有關的一部份接腳，實際上，本發明并未限定存儲器芯片200僅具有圖2所示的接腳配置。本發明存儲器芯片200的存取操作將于下詳述。請參考圖3，圖3為本發明實施例的六個列(row)地址訊號的示意圖。在本發明中，六個歹'J地址訊號RowAdr0、RowAdrl、RowAdr2、RowAdr3、RowAdr4、RowAdr5經由六個第一輸入接腳(亦即圖2所示的列地址訊號接腳PIN-R0-PIN-R5)輸入至存儲器芯片中，如圖3所示，每一個列地址訊號(RowAdrO~RowAdr5)的一歹寸地址命令分組(rowaddresscommandpackage)的長度為一頻率訊號CLK的四個頻率周期，且列地址命令分組包含有四個列輸入命令，因此，六個列地址訊號的六個列地址命令分組總共包含有二十四個列輸入命令。本實施例中，該二十四個列輸入命令包含有四筆存儲庫地址的設定信息BA0BA3、十六筆存儲器地址的設定信息AO-A15以及四筆存儲器控制命令的設定信息CMD0-CMD3,其中四筆存儲庫地址的設定信息BA0-BA3等于現有的雙倍數據率同步動態隨機存取存儲器架構下的存儲庫地址輸入訊號BAQ~BA3,且十六筆存儲器地址的設定信息AO~Al5等于現有的雙倍數據率同步動態隨機存取存儲器架構下的存儲器地址輸入訊號AO~A15。此外，四筆存儲器控制命令的設定信息C謂~CMD3經由解碼以產生多個存儲器控制命令中的一控制命令，其中該多個存儲器控制命令可包含有啟動(Active)、預充電(Precharge)、更新(Refresh)、模式暫存設定(moderegisterset,MRS)、自我更新(self-refreshentry,SRE)、進入低功耗(powerdownentry)、長校準/短校準(ZQcalibra"onlong/ZQcalibrationshort,ZQCL/ZQCS),..等等。請參考圖4,圖4為本發明實施例的五個行(col畫n)地址訊號的示意圖。在本發明中，該五個行地址訊號ColAdrO、ColAdrl、ColAdr2、ColAdr3、ColAdr4經由五個第二輸入接腳(亦即圖2所示的行地址訊號接腳PIN-CO-PIIC4)輸入至存儲器芯片中，如圖4所示，每一個行地址訊號(ColAdrO~ColAdr4)的一行地址命令分組(columnaddresscommandpackage)的長度為一頻率訊號CLK的四個頻率周期，且行地址命令分組包含有四個行輸入命令，因此，五個行地址訊號的五個列地址命令分組總共包含有二十個行輸入命令，該二十個行輸入命令包含有四筆存儲庫地址的設定信息BAO~BA3、十三筆存^f渚器地址的設定信息A0~A12、一寫入致能(WriteEnable,WE)輸入命令、一自動預充電(AutoPre-charge,AP)1#入命令以及一突發中斷4/突發長度8(BurstChop4/BurstLength8，BC4/BL8)輸入命令，其中四筆存儲庫地址的設定信息BAO~BA3等于現有的雙倍數據率同步動態隨機存取存儲器架構下的存儲庫地址輸入訊號BAQ-BA3,且十三筆存儲器地址的設定信息A0-A12等于現有的雙倍數據率同步動態隨機存取存儲器架構下的存儲器地址輸入訊號A0~A12。需注意的是，圖3所示的六個列地址訊號的六個列地址命令分組所分別包含的輸入命令僅作為范例說明的用，在實作上，圖3所示的二十四個列輸入命令可任意對調；同理，圖4所示的二十個行輸入命令亦可任意對調且不影響本發明的存儲體操作。此外，上述列地址訊號(RowAdrO-RowAdr5)、行地址訊號(ColAdrO~ColAdr4)以及存儲庫地址的設定信息(BA0-BA3)的數量亦僅作為范例說明之用，在實作上，若是要擴充存儲器的容量，亦即增加存儲器地址的設定信息或是增加存儲庫數量，則列地址訊號可以為七個或以上且^f于地址訊號可以為六個或以上，舉例而言，存儲器芯片200可以增加一列地址訊號接腳PIN-R6以及一行地址訊號接腳PIN-C5,其中列地址訊號接腳PIN_R6用來接收一列地址訊號RowAdr6,且列地址訊號RowAdr6的列地址命令分組包含有兩筆存儲庫地址的設定信息BA4、BA5,以及兩筆存儲器地址的設定信息A16、A17;而行地址訊號接腳PIN_C5用來接收一行地址訊號ColAdr5,且行地址訊號ColAdr5的行地址命令分組包含有兩筆存儲庫地址的設定信息BA4、BA5,以及兩筆存儲器地址的設定信息A13、A14。如上所述，因為本發明的列(行)地址命令分組包含有四個列(行)輸入命令，因此對于擴充存儲器地址的設定信息以及存儲庫數量，只需增加一個列地址訊號接腳以及一個行地址訊號接腳就可以增加四筆存儲庫地址的設定信息或是存儲器地址的設定信息，因此可以大幅降低存儲器芯片的測試成本。如上所述，六個列地址訊號以及五個行地址訊號均包含有存儲器地址的設定信息(AO、Al、A3…)，因此在同一時間可以對不同存儲庫進行不同的操作。圖5為本發明存取圖2所示的存儲器芯片的一操作范例的示意圖。如圖5所示，舉例而言，在時間Tl中，六個列地址訊號RowAdrO~RowAdr5的六個列地址命令分組用來啟動(active)存儲器芯片200中一第一存儲庫，而在同一時間，五個行地址訊號ColAdrO~ColAdr4的五個列地址命令分組可用來寫入(write)存儲器芯片200中一第二存儲庫(若是該第二存儲庫已經啟動過)；在時間T2中，六個列地址訊號RowAdrQ~RowAdr5的六個列地址命令分組用來啟動一第三存儲庫；在時間T3中，五個行地址訊號ColAdrOColAdr4的五個列地址命令分組可用來讀取(read)該第一存儲庫。如此一來，便可以減緩因為使用長度為四個頻率周期的命令分組而造成存儲器效能降低的影響。在雙倍數據率同步動態隨機存取存儲器架構下，有許多參數均有規定的數值，例如列地址至列地址延遲時間(RAStoRASdelaytime)tRRD、列地址預充電時間(RASpre-chargetime)tRP、列地址至行地址延遲時間(RAStoCASdelaytime)tRCD、列周期時間(Rowcycletime)tRC...等等。若是存儲器頻率訊號的周期為1.25奈秒(nano-second),則本發明所提出的列地址命令分組以及行地址命令分組的長度則為5奈秒，均可以適當地使用在上述雙倍數據率同步動態隨機存取存儲器且不違背相關的參數規定。舉例而言，列地址預充電時間tRP至少需要10奈秒，在本發明中則為兩個列地址命令分組的長度，亦即對同一存儲庫進行預充電以及啟動操作時可以有一個列地址命令分組的間隔，因此不會影像到存儲器的效能。此外，在現有的雙倍數據率同步動態隨機存取存儲器架構下有一用來致能一芯片的芯片選擇訊號。在本發明中，因為六個列地址訊號以及五個行地址訊號均包含有存儲器地址的設定信息，因此本發明另外加入了一第一芯片選擇訊號(列地址芯片選擇訊號)CSR以選擇使用該存儲器芯片來接收該多個列地址訊號，以及一第二芯片選擇訊號(行地址芯片選擇訊號)CSC以選擇使用該存儲器芯片來接收該多個行地址訊號，其中列地址芯片選擇訊號CSR以及行地址芯片選擇訊號CSC分別經由一第三輸入接腳(亦即圖1所示的第一芯片選擇訊號(列地址芯片選擇訊號)接腳PIN-CSR)以及一第四輸入接腳(亦即圖2所示的第二芯片選擇訊號(行地址芯片選擇訊號)接腳PIN—CSC)輸入至存儲器芯片中。如圖5所示，當列地址芯片選擇訊號CSR或行地址芯片選擇訊號CSC致能時，該存儲器芯片才可以接收列地址訊號或行地址訊號。簡單歸納上述存取存儲器芯片的方法，在本發明的輸入訊號中，六個列地址訊號的六個列地址命令分組的長度均為四個頻率周期，且每一個列地址命令分組包含有四個列輸入命令；且五個行地址訊號的五個行地址命令分組的長度均為四個頻率周期，且每一個行地址命令分組包含有四個行輸入命令。如上所述的十一個地址輸入訊號，再加上兩個頻率訊號CLK以及弁CLK、列地址芯片選擇訊號CSR、行地址芯片選擇訊號CSC、一內部中斷電阻訊號(on-dietermination)0DT、同步訊號CKE、校準訊號ZQ以及重置訊號RESET,本發明所提出的存儲器存取方法總共需要十九個輸入訊號，亦即存儲器芯片只需要十九個接腳，相較于現有的存儲器芯片的二十九個接腳，本發明能確實減少存儲器的輸入接腳，進而提升雙列接腳存儲器模塊在線路布局上的容易度，并減少測試上的成本。以上所述僅為本發明的較佳實施例，凡依本發明權利要求所做的均等變化與修飾，皆應屬本發明的涵蓋范圍。權利要求1.一種存取一存儲器芯片的方法，其包含有于該存儲器芯片設置多個第一輸入接腳與多個第二輸入接腳；將多個列地址訊號分別輸入該多個第一輸入接腳，其中每一個列地址訊號的一列地址命令分組的長度為一頻率訊號的多個頻率周期；以及將多個行地址訊號分別輸入至該多個第二輸入接腳，其中每一個行地址訊號的一行地址命令分組的長度為該頻率訊號的多個頻率周期。2.如權利要求1所述的方法，其中該列地址命令分組包含有多個列輸入命令，該行地址命令分組包含有多個行輸入命令。3.如權利要求2所述的方法，其中該列地址命令分組的長度為四個頻率周期，且該列地址命令分組包含有四個列輸入命令，其中該多個第一輸入接腳的接腳凄t為六。4.如權利要求3所述的方法，其中該多個列地址訊號所傳送的六個列地址命令分組中的多個列輸入命令包含有四筆存儲庫地址的設定信息、十六筆存儲器地址的設定信息以及四筆存儲器控制命令的設定信息。5.如權利要求4所述的方法，還包含有譯碼該四筆存儲器控制命令的設定信息以產生一存儲器控制命令。6.如權利要求3所述的方法，其中該行地址命令分組的長度為四個頻率周期，且該行地址命令分組包含有四個行輸入命令。7.如權利要求6所述的方法，其中該多個第二輸入接腳的接腳數為五。8.如權利要求7所述的方法，其中該多個行地址訊號所傳送的五個行地址命令分組中的多個行輸入命令包含有至少四筆存儲庫地址的設定信息以及十三筆存儲器地址的設定信息。9.如權利要求7所述的方法，其中該多個行地址訊號所傳送的五個行地址命令分組中的多個行輸入命令包含有至少一寫入致能輸入命令、一自動預充電輸入命令以及一突發中斷/突發長度輸入命令。10.如權利要求1所述的方法，還包含有于該存儲器芯片設置一第三輸入接腳與一第四輸入接腳；將一第一芯片選擇訊號輸入至該第三輸入接腳，以選擇使用該存儲器芯片來接收該多個列地址訊號；以及將一第二芯片選擇訊號輸入至該第四輸入接腳，以選擇使用該存儲器芯片來接收該多個行地址訊號。全文摘要本發明提供一種存取一存儲器芯片的方法，其包含有于該存儲器芯片設置多個第一輸入接腳與多個第二輸入接腳；將多個列地址訊號分別輸入該多個第一輸入接腳，其中每一個列地址訊號的一列地址命令分組的長度為一頻率訊號的多個頻率周期，且該列地址命令分組包含有多個列輸入命令；以及將多個行地址訊號分別輸入至該多個第二輸入接腳，其中每一個行地址訊號的一行地址命令分組的長度為該頻率訊號的多個頻率周期，且該行地址命令分組包含有多個行輸入命令。文檔編號G11C11/408GK101515472SQ20081008047公開日2009年8月26日申請日期2008年2月19日優先權日2008年2月19日發明者葉志暉申請人:南亞科技股份有限公司