使用以二進制格式和多狀態格式寫入的數據的比較的非易失性存儲器中的寫入后讀取的制作方法
【專利摘要】呈現了寫入后讀取的技術。在示例實施例中，初始地將主機數據以二進制形式寫入到諸如非易失性二進制緩存的非易失性存儲器中。然后，將其從二進制部分（410）隨后寫入到存儲器的多狀態非易失性部分（420）。在以多狀態格式寫入之后，然后可以相對在二進制部分中的源頁檢查來自多狀態塊的數據的頁，以驗證多狀態寫入的質量。可以在存儲器器件本身上進行該處理，而不將這些頁傳輸出到控制器。
【專利說明】使用以二進制格式和多狀態格式寫入的數據的比較的非易失性存儲器中的寫入后讀取
【技術領域】
[0001]本申請涉及諸如半導體閃存的可再編程非易失性存儲器系統，更具體地，涉及存儲器操作中的錯誤的應對和有效管理。
【背景技術】
[0002]能夠非易失性地存儲電荷的固態存儲器、尤其是以被包裝為小形狀因子卡的EEPROM和快閃EEPROM的形式的固態存儲器，近來已經變為在各種移動和手持設備、特別是信息用品和消費者電子產品中的存儲的選擇。不像也是固態存儲器的RAM (隨機存取存儲器)，閃存是非易失性的，且即使在掉電之后也維持其存儲的數據。而且，不像ROM (只讀存儲器)，閃存類似于盤存儲設備而可重寫。盡管有較高的成本，但閃存仍然逐漸用于大容量存儲應用中。基于諸如硬盤和軟盤的旋轉磁介質的傳統大容量存儲器不適用于移動和手持環境。這是因為磁盤趨于大容量，易于產生機械故障，且具有高延遲時間和高功率需求。這些不期望的屬性使得基于盤的存儲器在大多數移動和便攜式應用中不實際。另一方面，嵌入式和以可移除卡的形式的閃存由于其小尺寸、低功耗、高速度和高可靠性特性而理想地適用于移動和手持環境。
[0003]快閃EEPROM類似于EPROM (電可擦除可編程只讀存儲器)之處在于其是可以被擦除且使得新數據被寫入或“編程”到其存儲器單元中的非易失性存儲器。在場效應晶體管結構中，兩者利用在源極和漏極區域之間的、位于半導體襯底中的溝道區之上的浮置(未連接)導電柵極。然后，控制柵極被提供在浮置柵極上。晶體管的閾值電壓特性受浮置柵極上保留的電荷量控制。也就是說，對于在浮置柵極上的給定水平的電荷，存在必須在晶體管“導通”以允許在其源極和漏極區域之間導電之前施加到該控制柵極的對應電壓(閾值)。具體地，諸如快閃EEPROM的閃存允許同時擦除存儲器單元的各整個塊。
[0004]浮置柵極可以保持一范圍的電荷，且因此可以被編程到閾值電壓窗內的任意閾值電壓電平。由器件的最小和最大閾值電平來界定(delimit)閾值電壓窗的尺寸，該最小和最大閾值電平又對應于可以被編程到浮置柵極上的電荷的范圍。該閾值窗通常取決于存儲器器件的特征、操作條件和歷史。在該窗內的每個不同的、可分辨的閾值電壓電平范圍原則上可以用于指定單元的明確的存儲器狀態。
[0005]在當前商業產品中快閃EEPROM陣列的每個存儲元件普遍地通過以二進制模式操作來存儲單個位的數據，其中，存儲元件晶體管的兩個范圍的閾值電平被定義為存儲電平。晶體管的閾值電平對應于其存儲元件上存儲的電荷電平的范圍。除了縮小存儲器陣列的尺寸以外，趨勢是通過在每個存儲元件晶體管中存儲多于一位數據來進一步增加這種存儲器陣列的數據存儲的密度。這通過將多于兩個閾值電平定義為每個存儲元件晶體管的存儲狀態來實現，現在在商業產品中包括四個這種狀態(每個存儲元件2位數據)。也正實現每個存儲元件的更多存儲狀態，比如16個狀態。每個存儲元件存儲器晶體管具有其可以實際被操作的閾值電壓的特定總范圍(窗)，且該范圍被劃分為為其定義的多個狀態加上在這些狀態之間的、允許它們彼此清楚地區分的余量。顯然，存儲器單元被配置以存儲的位越多，其必須在其中操作的錯誤余量越小。
[0006]用作存儲器單元的晶體管通常通過兩個機制之一編程到“已編程”狀態。在“熱電子注入”中，施加到漏極的高電壓加速電子穿過襯底溝道區域。同時，在施加到控制柵極的高電壓拉動熱電子經過薄柵極電介質到浮置柵極上。在“遂穿注入”中，相對于襯底，高電壓被施加到控制柵極。以此方式，將電子從襯底拉到中間的(intervening)浮置柵極。雖然已經在歷史上使用術語“編程”來描述通過向存儲器單元的初始擦除的電荷存儲單元注入電子以便改變存儲器狀態而向存儲器的寫入，但是現在與諸如“寫入”或“記錄”的更通用的術語可互換地使用。
[0007]可以通過多種機制來擦除存儲器器件。對于EEPR0M，可通過相對于控制柵極向襯底施加高電壓以便誘導浮置柵極中的電子遂穿過薄氧化物到襯底溝道區(即，Fowler-Nordheim隧穿)而電擦除存儲器單元。通常，EEPROM可逐字節擦除。對于快閃EEPR0M，該存儲器可一次全部或一次一個或多個最小可擦除塊地被電擦除，其中，最小可擦除塊可以由一個或多個扇區構成，且每個扇區可以存儲512字節或更多的數據。
[0008]存儲器器件通常包括可以被安裝到卡上的一個或多個存儲器芯片。每個存儲器芯片包括由諸如解碼器和擦除、寫和讀電路的外圍電路支持的存儲器單元的陣列。更復雜的存儲器器件還與進行智能且較高級存儲器操作和接口(interfacing)的控制器一起出現。
[0009]存在當今正使用的許多商業成功的非易失性固態存儲器器件。這些存儲器器件可以是快閃EEPR0M，或可以使用其他類型的非易失性存儲器單元。在美國專利號5，070, 032、5，095，344,5, 315，541,5, 343，063,5, 661，053,5, 313，421 和 6，222，762 中給出了快閃存儲器及系統和制造它們的方法的例子。具體地，在美國專利號5，570，315、5，903，495、6，046，935中描述了具有NAND串結構的閃存器件。而且，還從具有用于存儲電荷的介電層的存儲器單元制造非易失性存儲器器件。取代先前描述的導電浮置柵極元件，使用介電層。使用介電存儲元件的這種存儲器器件已經由以下描述:Eitan等人的“NR0M:ANovel Localized Trapping, 2-Bit Nonvolatile Memory Cell，，，IEEE Electron DeviceLetters, vol.21，n0.11，2000年11月，pp.543-545。0N0介電層穿過源極和漏極擴散之間的溝道而延伸。一個數據位的電荷被定位(localize)在與漏極相鄰的介電層中，且另一數據位的電荷被定位在與源極相鄰的介電層中。例如，美國專利第5，768，192和6，011，725號公開了具有夾在兩個二氧化娃層之間的捕獲電介質(trapping dielectric)的非易失性存儲器單元。通過分開地讀取電介質內的空間上分開的電荷存儲區的二進制狀態來實現多狀態數據存儲。
[0010]為了改善讀取和編程性能，并行讀取或編程在陣列中的多個電荷存儲元件或存儲器晶體管。因此，"一頁〃存儲器元件被一起讀取或編程。在現有存儲器架構中，一行通常包含若干交織的頁，或其可以組成一頁。一頁的所有存儲器元件將一起被讀取或編程。
[0011]寫入的數據中的錯誤
[0012]在此說明的這些類型的存儲器系統中以及在其他存儲器系統中，包括磁盤存儲系統，通過使用錯誤校正技術來維持被存儲的數據的完整性。最普遍地，對于一次存儲的數據的每個扇區或其他單元計算錯誤校正碼(ECC)，且該ECC與該數據一起存儲。ECC最普遍地與用戶數據的單元組一起存儲，其中已經從該單元組計算了 ECC。用戶數據的單元組可以是扇區或多扇區頁。當從存儲器讀取該數據時，使用ECC來確定被讀取的用戶數據的完整性。通常可以通過使用ECC來校正數據的單元組內的數據的錯誤位。
[0013]趨勢是減小存儲器系統的大小以便能夠在該系統中放置更多的存儲器單元以及使得該系統盡可能小以適應更小的主機設備。通過電路的更高集成以及配置每個存儲器單元存儲更多位數據的組合來增加存儲器容量。這兩種技術要求存儲器以增加的更收緊的錯誤余量來操作。這又對校正錯誤的ECC提出更高的要求。
[0014]可以設計ECC來校正預定數量的錯誤位。其需要校正的位越多，該ECC將越復雜且更多計算量。為了質量保證，基于在存儲器器件的壽命末期的預計最差情況單元錯誤率來設計傳統ECC。因此，它們必須校正高達錯誤率的統計總體的遠在尾端的最大數量的錯誤位。
[0015]隨著快閃存儲器老化，其錯誤率在該器件的壽命末期附近迅速增加。因此，僅需要為最差情況設計的強大ECC在存儲器器件的壽命末期時應用其全部性能。
[0016]使用ECC來校正最差情況數量的錯誤位將消耗更大量的處理時間。其需要校正的位越多，所需的計算時間越多。存儲器性能將降低。可以實現另外的專用硬件來在合理時間量進行ECC。這種專用硬件可能在控制器ASIC芯片上占據相當量的空間。另外，對于器件的大多數壽命時間，僅有余量地使用ECC，導致其大量系統開銷(overhead)被浪費且沒有實現真正收益。
[0017]因此，需要提供高存儲容量、不需要為最差情況設計的資源密集的ECC的非易失性存儲器。

【發明內容】

[0018]進一步的方面包括操作非易失性存儲器系統的方法，該存儲器系統包括控制器電路和通過總線結構與控制器電路連接的存儲器電路，所述存儲器電路具有以二進制格式存儲數據的非易失性存儲器的第一部分和以每單元N位的多狀態格式存儲數據的非易失性存儲器的第二部分，其中，N是2或更大的整數。該方法包括:在所述控制器電路處從主機接收多個至少N頁的數據以及通過總線結構將多個頁從所述控制器電路傳輸到存儲器電路。在所述存儲器電路的第一部分中的對應多個字線上寫入所述多個頁，然后將N頁數據從存儲器的第一部分的對應N個字線寫入到所述存儲器電路的第二部分的單個字線。該方法從存儲器的第二部分讀取寫入的頁的數據的第一頁和從存儲器的第一部分讀取寫入的頁的數據的第一頁，然后在存儲器電路上進行從存儲器的第二部分讀取的第一頁數據與從第一部分讀取的第一頁數據的比較。基于該比較，該方法確定寫入到第二部分中的第一頁數據是否可能被損壞。
[0019]其他方面包括操作非易失性存儲器系統的方法，該存儲器系統包括控制器電路和通過總線結構與控制器電路連接的存儲器電路，所述存儲器電路具有以二進制格式存儲數據的非易失性存儲器的第一部分和以每單元N位的多狀態格式存儲數據的非易失性存儲器的第二部分，其中，N是2或更大的整數。該方法包括:在所述控制器電路處從主機接收多個至少N頁的數據；通過總線結構將多個頁從所述控制器電路傳輸到所述存儲器電路；在所述存儲器電路的第一部分中的對應多個字線上寫入多個頁。將所述頁的數據從存儲器的第一部分寫入到存儲器的第二部分，其中，對于在第二部分中寫入的每個字線，來自存儲器的第一部分的N個對應字線的N頁數據被寫入到第二部分的單個字線。從存儲器的第二部分讀取寫入的第一多頁的數據和從存儲器的第一部分讀取寫入的第一多頁的數據。該方法在存儲器電路上進行從存儲器的第二部分讀取的第一多頁的數據和從第一部分讀取的第一多頁的數據的組合比較。基于該組合比較，該方法確定寫入到第二部分中的第一多頁數據是否包括可能被損壞的數據頁。
[0020]在本發明的示例例子的以下描述中包括本發明的各種方面、優點、特征和實施例，該描述應該與附圖結合。在此引用的所有專利、專利申請、文章、其他公開、文獻和事物為了所有目的被全部引用附于此。置于在并入的公開、文檔或事物的任一和本申請之間的術語的定義或使用中的任何不一致或沖突的程度，在本申請中的應該優先。
【專利附圖】

【附圖說明】
[0021]圖1圖示與體現本發明的特征的存儲器器件通信的主機。
[0022]圖2示意性地圖示了非易失性存儲器單元。
[0023]圖3圖示了存儲器單元的NOR陣列的例子。
[0024]圖4圖示了被并行感測或編程的在例如NAND配置中組織的一頁存儲器單元。
[0025]圖5A將圖1所示的感測模塊更詳細地圖示為包含跨過存儲器單元的陣列的一堆P個感測模塊。
[0026]圖5B圖示包括感測放大器的感測模塊。
[0027]圖6示意性地示出在可擦除塊中組織的存儲器陣列的例子。
[0028]圖7圖示具有每個單元處于兩個可能狀態之一的全體單元的二進制存儲器。
[0029]圖8圖示具有每個單元處于八個可能狀態之一的全體單元的多狀態存儲器。
[0030]圖9示意性地圖示包含ECC字段的數據頁。
[0031]圖1OA示出全體的百分比在各種范圍的標準偏差σ的錯誤率的正態分布。
[0032]圖1OB圖示表格形式的圖1OA的分布。
[0033]圖11是列出閃存的主要錯誤源的表格。
[0034]圖12是示出在示例存儲器器件的壽命初期和末期該示例存儲器器件的估計的總錯誤的表格。
[0035]圖13是圖示必須設計傳統的ECC來校正最差情況的總錯誤Etot的表格。
[0036]圖14A圖示根據本發明的優選實施例的被劃分為兩個部分的存儲器陣列。
[0037]圖14B圖示將數據頁的第二復制本重寫到圖14A的存儲器陣列的第一部分中。
[0038]圖15是圖示根據圖14A和圖14B中描述的實施例的寫入后讀取和適應性重寫的處理的流程圖。
[0039]圖16A圖示根據本發明的優選實施例的被劃分為兩個部分且第一部分進一步被提供有緩存部分和重寫部分的存儲器陣列。
[0040]圖16B圖示根據寫入后讀取的優選實施例的頁比較技術。
[0041]圖16C圖示在寫入后讀取確定了在第二部分中的數據頁中的過量錯誤之后向第
一部分的重寫。
[0042]圖17是圖示根據圖16A到圖16C中描述的實施例的寫入后讀取和適應性重寫的處理的流程圖。[0043]圖18圖示被組織為擦除塊的存儲器。
[0044]圖19是圖示當存儲器器件已經老化到由熱計數確定的預定程度時被使能的錯誤管理的流程圖。
[0045]圖20A圖示根據本發明的優選實施例的被劃分為兩個部分的存儲器陣列。
[0046]圖20B圖示其中圖20A的D3塊未通過寫入后讀取測試的另一例子。
[0047]圖20C圖不其中圖20B的新的D3塊再次未通過與入后讀取測試的另一例子。
[0048]圖21是圖示與增強的寫入后讀取錯誤管理相關的示例參數的表格。該表格優選地被保持在存儲器中存儲的文件系統配置文件中。
[0049]圖22A是圖示應用于具有Dl到D3折疊(folding)的存儲器的EPWR錯誤管理的優選實施方式的流程圖。
[0050]圖22B更詳細地圖示增強的寫入后讀取的錯誤管理的取決于器件年齡的使能特征。
[0051]圖22C更詳細地圖示增強的寫入后讀取錯誤管理的優選實施方式。
[0052]圖23 (O)-23 (3)圖示用優選的2位邏輯碼(“LM”碼)編碼的4狀態存儲器的邏輯逐頁編程。
[0053]圖24A圖示辨別用2位LM碼編碼的4狀態存儲器的較低位所需的讀取操作。
[0054]圖24B圖示辨別用2位LM碼編碼的4狀態存儲器的較高位所需的讀取操作。
[0055]圖25(0)-25(4)圖示用優選的3位邏輯碼(“LM”碼)編碼的8狀態存儲器的編程。
[0056]圖26A示意性地圖示包含類似于圖9所示的ECC字段的ECC頁。
[0057]圖26B圖示構成數據頁的多個ECC頁。
[0058]圖27是圖示加速的PWR的一般實施例的流程圖。
[0059]圖28是圖示圖27所示的加速的PWR的優選實施例的流程圖。
[0060]圖29圖示在已寫入一個字線上的一組3位存儲器單元之后為寫入后讀取所選擇的樣本。
[0061]圖30例示向3位存儲器分配數據狀態。
[0062]圖31是例示使用多頁的組合驗證的增強的寫入后的讀取的方面的示例流程。
[0063]圖32示出對圖30中示出的數據狀態的頂部和底部頁異或(XOR)的結果。
[0064]圖33是其中以二進制格式寫入的數據與以多狀態格式寫入的相同數據相比較的寫入后驗證處理的示意圖。
[0065]圖34-36是其中一個MLC頁或多頁與對應SLC頁比較的EPWR的一些示例實施例的流程。
【具體實施方式】
[0066]存儲器系統
[0067]圖1圖示與其中體現本發明的特征的存儲器器件通信的主機。主機80通常發送要在存儲器器件90處存儲的數據，或通過讀存儲器器件90來取得數據。存儲器器件90包括由控制器102管理的一個或多個存儲器芯片100。該存儲器芯片100包括存儲器單元的存儲器陣列200，每個單元能夠被配置為用于存儲多位數據的多級單元("MLC")。該存儲器芯片還包括諸如感測模塊480、數據鎖存器430和I/O電路440的外圍電路。芯片上控制電路110控制每個芯片的低級存儲器操作。控制電路110是與外圍電路合作以對存儲器陣列200進行存儲器操作的芯片上控制器。該控制電路110通常包括狀態機112來提供存儲器操作的芯片級控制。
[0068]在許多實施方式中，主機80經由控制器102與存儲器芯片100通信和交互。該控制器102與存儲器芯片協作，并控制和管理更高級的存儲器操作。例如，在主機寫入中，主機10發送要寫到在從主機的操作系統的文件系統分配的邏輯扇區中的存儲器陣列100的數據。在控制器中實現的存儲器塊管理系統階段性存儲(stage)這些扇區，并將它們映射并存儲到存儲器陣列的物理結構。
[0069]在2010年7月8日公布的美國專利申請
【發明者】E.沙倫, I.埃爾羅德 申請人:桑迪士克科技股份有限公司