本發明是有關于一種存儲陣列，尤其是一種存儲單元能夠共享深參雜區的存儲陣列。

背景技術：

電子可重復寫入的非揮發性存儲器是一種在沒有電源供應時仍然能夠保存儲存的信息，并且能夠允許在電路板上被重復寫入的存儲器。由于這種非揮發性存儲器所能應用的范圍相當廣泛，因此將非揮發性存儲器與其他主要電路嵌入在同一芯片的需求也日益成長，尤其是在對電路面積要求相當嚴苛的個人電子裝置，隔外需要將非揮發性存儲器與其他電路嵌入在同一芯片中。

現有技術的非揮發性存儲器包括用來儲存數據的浮接柵極晶體管，以及一個或兩個用來致能浮接柵極晶體管以執行對應操作的選擇晶體管。浮接柵極的寫入操作及清除操作可由耦合組件來控制。由于在不同存儲分頁的存儲單元需能夠獨立控制，在不同存儲分頁的存儲單元通常會被設置在不同的隔離區域。然而因為半導體制程的隔離空間規則(spacingrule)，不同隔離區之間的隔離空間會顯著地增加電路面積。此外，由于在隔離空間上不能設置任何組件，因此增加出來的電路面積也無法利用而造成浪費。

技術實現要素：

本發明之一實施例提供一種存儲陣列，存儲陣列包括多個存儲分頁，每一存儲分頁包括多個存儲單元，每一存儲單元包括浮接柵極模塊，控制組件，及清除組件。

浮接柵極模塊包括浮接柵極晶體管，浮接柵極模塊根據源極線、位線及字符線控制浮接柵極晶體管，浮接柵極晶體管具有第一端、第二端，及浮接柵極。

控制組件具有基極端耦接于控制線、第一端耦接于基極端、第二端耦接于基極端，及控制端耦接于浮接柵極。

清除組件具有基極端、第一端耦接于清除線、第二端耦接于清除組件的第一端或浮接，及控制端耦接于浮接柵極。清除組件的基極端在所述存儲單元的寫入操作或寫入禁止操作期間接收第一電壓，并在存儲單元的清除操作期間接收第二電壓。

浮接柵極模塊是設置于第一井區，清除組件是設置于第二井區，而控制組件是設置于第三井區。第一井區、第二井區及第三井區是設置于深參雜區。多個存儲分頁的多個存儲單元是設置于相同的深參雜區。在寫入操作期間，控制線是處在第一電壓，而在清除操作期間，清除線是處在第二電壓。

附圖說明

圖1為本發明一實施例的存儲陣列的示意圖。

圖2為本發明一實施例的存儲陣列的布局圖。

圖3為圖2中清除組件的剖面圖。

圖4為圖1的存儲單元在其寫入操作期間所接收的信號電壓示意圖。

圖5為圖1的存儲單元在其清除操作期間所接收的信號電壓示意圖。

圖6為本發明另一實施例的存儲陣列的示意圖。

圖7為圖6的存儲單元在其清除操作期間所接收的信號電壓示意圖。

圖8為本發明另一實施例的存儲陣列的示意圖。

圖9為圖8的存儲單元在其寫入操作期間所接收的信號電壓示意圖。

圖10為圖8的存儲單元在其清除操作期間所接收的信號電壓示意圖。

圖11為本發明另一實施例的存儲陣列的示意圖。

圖12為圖11的存儲單元在其清除操作期間所接收的信號電壓示意圖。

其中，附圖標記說明如下：

10、20、30、40存儲陣列

mp1至mpm存儲分頁

1001,1至100m,n、2001,1至200m,n、存儲單元

3001,1至300m,n、4001,1至400m,n

110、310浮接柵極模塊

112、312浮接柵極晶體管

114、314源極晶體管

116位晶體管

120控制組件

130清除組件

132清除組件的基極端

134清除組件的第一端

136清除組件的第二端

138清除組件的控制端

sl1至sln源極線

bl1至bln位線

cl1至clm控制線

el0、el1至elm清除線

wl1至wlm字符線

wbl井偏壓線

dr深參雜區

pw1、pw2、pw3p型井區

aaf1、aaf2、aae1、aae2、主動區

aac1

nw1、nw2、nwn型井區

p+p型參雜區

dnwn型深井區

vpp第一電壓

vee第二電壓

vee’第三電壓

vinh1第四電壓

vss第五電壓

vpp’第六電壓

vinh2第七電壓

具體實施方式

圖1為本發明一實施例的存儲陣列10的示意圖。存儲陣列10包括m個存儲分頁mp1至mpm。每一存儲分頁mp1至mpm包括n個存儲單元。舉例來說，存儲分頁mp1包括存儲單元1001,1及1001,n，而存儲分頁mpm包括存儲單元100m,1及100m,n。m及n為正整數。

在本發明的部分實施例中，同一存儲分頁中的存儲單元可耦接至相同的控制線、相同的清除線及相同的字符線，并耦接至相異的源極線及相異的位線。舉例來說，存儲分頁mp1中的存儲單元1001,1及1001,n會耦接至相同的控制線cl1、相同的清除線el1及相同的字符線wl1。然而存儲單元1001,1會耦接至源極線sl1及位線bl1，而存儲單元1001,n則會耦接至源極線sln及位線bln。

此外，在相異存儲分頁中但位于相同一行的存儲單元則可耦接至相異的控制線、相異的清除線及相異的字符線，并可耦接至相同的源極線及相同的位線。舉例來說，存儲單元1001,1及100m,1是位于相同一行但相異存儲分頁中的兩個存儲單元，而存儲單元1001,1及100m,1會耦接至相同的源極線sl1及相同的位線bl1。然而，存儲單元1001,1會耦接至控制線cl1、清除線el1及字符線wl1且存儲單元100m,1會耦接至控制線clm、清除線elm及字符線wlm。

在圖1中，存儲單元1001,1至1001,n、…、及100m,1至100m,n可具有相同的結構。每一個存儲單元可包括浮接柵極模塊110、控制組件120及清除組件130。浮接柵極模塊110可包括浮接柵極112、源極晶體管114及位晶體管116。浮接柵極模塊110可以根據源極線、位線及字符線來控制浮接柵極晶體管112。

浮接柵極晶體管112具有第一端、第二端及浮接柵極。源極晶體管114具有第一端、第二端及控制端。源極晶體管114的第一端耦接于對應的源極線。舉例來說，存儲單元1001,1的源極晶體管114的第一端可耦接于源極線sl1，而存儲單元1001,n的源極晶體管114的第一端可耦接于源極線sln。源極晶體管114的第二端耦接于浮接柵極晶體管112的第一端，而源極晶體管114的控制端可耦接至對應的字符線wl1。舉例來說，存儲單元1001,1的源極晶體管114的控制端可耦接于源極線wl1，而存儲單元100m,1的源極晶體管114的控制端可耦接于源極線wlm。

位晶體管116具有第一端、第二端及控制端。位晶體管116的第一端耦接于浮接柵極晶體管112的第二端，位晶體管116的第二端耦接于對應的位線，而位晶體管116的控制端耦接于對應的字符線。舉例來說，存儲單元1001,1的位晶體管116的第二端可耦接于位線bl1，而存儲單元1001,n的位晶體管116的第二端可耦接于位線bln。此外，存儲單元1001,1的位晶體管116的控制端可耦接于字符線wl1，而存儲單元100m,1的位晶體管116的控制端可耦接于字符線wlm。

控制組件120具有第一端、第二端、控制端及基極端，控制組件120的第一端及第二端耦接至基極端，控制組件120的控制端耦接至浮接柵極晶體管112的浮接柵極，而控制組件120的基極端耦接至對應的控制線。舉例來說，存儲單元1001,1的控制組件120的基極端可耦接于控制線cl1，而存儲單元100m,1的控制組件120的基極端可耦接于控制線clm。

清除組件130具有第一端、第二端、控制端及基極端。清除組件130的第一端134耦接于對應的清除線。舉例來說，存儲單元1001,1的清除組件130的第一端可耦接于清除線el1，而存儲單元100m,1的清除組件130的第一端可耦接于清除線elm。清除組件130的第二端136可耦接至清除組件130的第一端或者浮接，清除組件130的控制端138可耦接至浮接柵極晶體管112的浮接柵極，而清除組件130的基極端132可耦接至井偏壓線wbl。

圖2為本發明一實施例的存儲陣列10的布局圖。存儲單元1001,1的浮接柵極模塊110可設置于第一p型井區pw1的主動區aaf1，存儲單元1001,1的清除組件130可設置于第一n型井區nw1的主動區aae1，而存儲單元1001,1的控制組件120則可設置于第二p型井區pw2的主動區aac1。第一p型井區pw1、第一n型井區nw1及第二p型井區pw2可設置于相同的深參雜區dr。在部分實施例中，深參雜區dr可為n型深井區(deepn-well)或n型埋層(n-typeburiedlayer)。

圖3為圖2中清除組件130的剖面圖。在圖3中，清除組件130的結構與p型金氧半晶體管的結構相似。也就是說，清除組件130的基極端132可為n型井區nw，清除組件130的第一端134及第二端136可為設置于n型井區nw中的兩個p型參雜區p+。在圖3中，井偏壓線wbl可直接耦接至基極端132。然而在其他實施例中，井偏壓線wbl也可例如經由接觸點(contact)或是在n型井區nw中的n型參雜區來耦接至n型井區nw。浮接柵極晶體管112的浮接柵極可耦接至清除組件130的控制端138以形成柵極結構。由于清除線el會耦接至清除組件130的第一端134，因此存儲單元1001,1至1001,n、…、及100m,1至100m,n可以在其清除組件130的基極端132都耦接至相同的井偏壓線wbl的情況下，維持正確的操作。也就是說，透過耦接至相同的井偏壓線wbl，存儲單元1001,1至1001,n、…、及100m,1至100m,n可以設置于相同的深參雜區dr。

舉例來說，在圖2中，存儲單元1001,n的浮接柵極模塊110可以設置在第三p型井區pw3的主動區aaf2，存儲單元1001,n的清除組件130可設置于第二n型井區nw2的主動區aae2，而存儲單元1001,n的控制組件120可設置于第二p型井區pw2的主動區aac1。然而第三p型井區pw3及第二n型井區nw2可設置在相同的深參雜區dr。

此外，雖然存儲單元100m,1至100m,n的浮接柵極模塊、控制組件及清除組件可如同圖2所示設置于相異的井區當中，但是存儲單元100m,1至100m,n仍然可同樣設置在深參雜區dr中。也就是說，m個存儲分頁mp1至mpm中的存儲單元1001,1至1001,n、…、及100m,1至100m,n可以設置在相同的深參雜區dr中。由于存儲陣列10中相異的存儲分頁mp1至mpm可設置在同一個深參雜區dr中，深參雜區dr之間的隔離空間規則就不會造成存儲陣列10的面積限制，因此存儲陣列10的面積能夠顯著的降低。

在圖2中，位于相同存儲分頁的存儲單元的控制組件120，例如位于相同存儲分頁mp1的存儲單元1001,1至1001,n的控制組件120，可設置于相同的第二p型井區pw2。存儲單元1001,1至1001,n的浮接柵極模塊110可設置在第二p型井區pw2的相對兩側的相異p型井區pw1及pw3。存儲單元1001,1至1001,n的清除組件130也可設置在第二p型井區pw2的相對兩側的相異n型井區nw1及nw2。因此，存儲陣列10的布局能夠不沿著單一方向延伸，而可增加其布局安排的彈性。然而，在部分實施例中，根據實際系統的需求，位于相同存儲分頁的存儲單元的浮接柵極模塊110可接設置在同一個p型井區中，而位于相同存儲分頁的存儲單元的清除組件130也可接設置在同一個n型井區中。

圖4為存儲陣列10的存儲單元1001,1于其寫入操作期間所接收的信號電壓示意圖。在圖4中，第一電壓vpp可實質上與第二電壓vee相等。第一電壓vpp可大于第三電壓vee’，第三電壓vee’可大于第四電壓vinh1，而第四電壓vinh1可大于第五電壓vss。此外，第一電壓vpp可大于第六電壓vpp’，且第六電壓vpp’可大于第五電壓vss。

在部分實施例中，第三電壓vee’與第五電壓vss之間的差值可大于第一電壓vpp與第五電壓vss之間的差值的一半。第四電壓vinh1與第五電壓vss之間的差值可小于第一電壓vpp與第五電壓vss之間的差值的一半，而第六電壓vpp’與第五電壓vss之間的差值可小于第一電壓vpp與第五電壓vss之間的差值的一半。舉例來說，若第一電壓vpp為18v，第二電壓vee介于17v至18v，且第五電壓vss為0v，則第三電壓vee’可為13v，第四電壓vinh1可為6v，而第六電壓vpp’可為6v。

在圖4中，在存儲單元1001,1的寫入操作期間，控制線cl1可處在第一電壓vpp，清除線el1可處在第三電壓vee’，字符線wl1可處在第四電壓vinh1，源極線sl1可處在第五電壓vss，而位線bl1可處在第五電壓vss。

在此情況下，存儲單元1001,1的控制組件120會透過控制線cl1耦接至高電壓。源極晶體管114及位晶體管116都會被導通，使得存儲單元1001,1的浮接柵極晶體管112的第一端及第二端會被拉至低電壓。因此施加在浮接柵極晶體管112上的巨大電壓差將會引致福諾(fowlernordheim)電子穿隧使得電子注入浮接柵極，使得存儲單元1001,1被寫入。此外。為避免存儲陣列10中的p型井區及n型井區之間產生漏電流，井偏壓線wbl可設定為不小于所有信號線中的最高電壓。在此情況下，井偏壓線wbl可處在第一電壓vpp。

再者，在存儲單元1001,1的寫入操作期間，為避免與存儲單元1001,1位于相同存儲分頁mp1的存儲單元1001,n被寫入，存儲單元1001,n可在存儲單元1001,1的寫入操作期間執行禁止寫入操作。在存儲單元1001,n的禁止寫入操作期間，控制線cl1可處在第一電壓vpp，清除線el1可處在第三電壓vee'，字符線wl1可處在第四電壓vinh1，源極線sln可處在第四電壓vinh1，而位線bln可處在第四電壓vinh1。

在此情況下，雖然存儲單元1001,n會與存儲單元1001,1耦接至相同的控制線cl1、清除線el1及字符線wl1，但由于存儲單元1001,n的源極晶體管114及位晶體管116所造成的通道抬升效應(channelboosteffect)，存儲單元1001,n仍不會被寫入。也就是說，浮接柵極晶體管112的第一端及第二端的電壓會被抬升至高于第四電壓vinh1的電壓，使得存儲單元1001,n的浮接柵極無法捕捉足夠的電子，因此存儲單元1001,n不會被寫入。此外，由于控制線cl1為第一電壓vpp，因此井偏壓線wbl在存儲單元1001,n的禁止寫入期間仍會維持在第一電壓vpp。

此外，在存儲單元1001,1的寫入操作期間，未被選定的存儲分頁中的存儲單元，例如存儲分頁mpm中的存儲單元也不應被寫入。因此在圖4中，耦接至未被選定的存儲分頁mpm的存儲單元100m,1的控制線clm可處在第六電壓vpp’，耦接至未被選定的存儲單元100m,1的清除線elm可處在第三電壓vee’，而耦接至未被選定的存儲單元100m,1的字符線wlm可處在第四電壓vinh1。

由于存儲單元100m,1的清除組件130的基極端會耦接至井偏壓線wbl，且此時井偏壓線wbl可處在第一電壓vpp，因此清除線elm電壓不可過低，否則清除組件130將會崩潰。同時，清除線elm的電壓亦不得過高，否則存儲單元100m,1的浮接柵極將會不預期地被寫入。因此在存儲單元1001,1的寫入操作期間，清除線elm可設定在第三電壓vee’。第三電壓vee’與第五電壓vss之間的差值可略大于第一電壓vpp與第五電壓vss之間的差值的一半。在此情況下，清除組件130將不會崩潰，而存儲單元100m,1也不會被誤寫入。

此外，控制線clm的電壓不應過低，否則存儲單元100m,1可能會不穩定。因此在存儲單元1001,1的寫入操作期間，控制線clm可為第六電壓vpp’，且第六電壓vpp’與第五電壓vss之間的差值可略小第一電壓vpp與第五電壓vss之間的差值的一半。在此情況下，存儲單元100m,1就能夠保持穩定。

此外，由于位于同一行但不同存儲分頁的存儲單元會耦接至相同的源極線及位線，因此字符線wlm可處在第四電壓vinh1以減少柵極引致漏極漏電流(gate-induceddrainleakage，gidl)。舉例來說，在存儲單元1001,1的寫入操作期間，亦即存儲單元1001,n的禁止寫入操作期間，耦接至存儲單元100m,n的源極線sln及位線bln可都為第四電壓vinh1。此時若字符線wlm處在第五電壓vss，則第四電壓vinh1與第五電壓vss之間的大電壓差將可能導致存儲單元100m,n的源極晶體管114及位晶體管116產生柵極引致漏極漏電流。然而，倘若字符線wlm同樣是處在第四電壓vinh1，就可以在不影響其他存儲單元的操作的情況下，避免柵極引致漏極漏電流的產生。

圖5為存儲陣列10的存儲單元1001,1于其清除操作期間所接收的信號電壓示意圖。在存儲單元1001,1的清除操作期間，清除線el1可處在第二電壓vee，字符線wl1可處在第四電壓vinh1或第五電壓vss，源極線sl1可處在第四電壓vinh1，位線bl1可處在第四電壓vinh1，而控制線cl1可處在第五電壓vss。

在此情況下，清除線el1的高電壓可能會引致福諾穿隧，使得存儲單元1001,1能夠被清除。此外，在存儲單元1001,1的清除操作期間，由于清除線el1處在第二電壓vee，并為所有信號線中具有最高電壓者，因此井偏壓線wbl也可處在第二電壓vee。

在部分實施例中，存儲陣列10可整頁清除。也就是說，相同存儲分頁中的存儲單元，例如存儲分頁mp1中的存儲單元1001,1至1001,n，會同時被清除。在此情況下，耦接至存儲單元1001,1至1001,n的源極線sl1至sln及位線bl1至bln可都處在較低的電壓。舉例來說，源極線sl1至sln及位線bl1至bln可都處在第四電壓vinh1或第五電壓vss。第四電壓vinh1與第五電壓vss之間的差值可小于第二電壓vee與第五電壓vss之間的差值的一半。

此外，在存儲單元1001,1的清除操作期間，未被選定的存儲分頁的存儲單元，例如存儲分頁mpm中的存儲單元，則不應被清除。舉例來說，為避免未被選定的存儲分頁mpm中的存儲單元100m,1被清除，清除線elm的電壓不應過高。然而，由于井偏壓線wbl會處在第二電壓vee，因此清除線elm的電壓亦不宜過低，否則存儲單元100m,1的清除組件130可能會崩潰。因此，在圖5中，清除線elm可處在第三電壓vee'。第三電壓vee’與第五電壓vss之間的差值可略大于第二電壓vee與第五電壓vss之間的差值的一半。

在此情況下，清除線elm的電壓就不會高到足以清除存儲單元100m,1，也不至于低到使清除組件130崩潰。控制線clm可處在第六電壓vpp’，使得存儲單元100m,1不會因為清除線elm的電壓而不預期地被寫入或清除。在圖5中，第六電壓vpp’與第五電壓vss之間的差值可小于第二電壓vee與第五電壓vss之間的差值的一半。相似地，字符線wlm、源極線sl1和位線bl1可處在相近的電壓，因此可以避免存儲單元100m,1因為清除線elm的電壓而不預期地被寫入或清除，同時也可以避免柵極引致漏極漏電流。在部分實施例中，字符線wlm、源極線sl1及位線bl1可都處在第四電壓vinh1。

在部分實施例中，存儲陣列也可以整個區段(sector)一起清除。也就是說，存儲陣列中的所有存儲單元都可以同時清除。圖6為本發明一實施例的存儲陣列20的示意圖。存儲陣列10與存儲陣列20具有相似的結構。兩者的差異主要在于存儲單元2001,1至2001,n、…、及200m,1至200m,n都會耦接至相同的清除線el0，因此存儲陣列20中的存儲單元2001,1至2001,n、…、及200m,1至200m,n會同時被清除。

圖7為存儲陣列20的存儲單元2001,1于其清除操作期間所接收的信號電壓示意圖。

在存儲單元2001,1的清除操作期間，清除線el0可處在第二電壓vee，控制線電壓cl1可處在第五電壓vss，源極線sl1及位線bl1會同樣處在第四電壓vinh1或同樣處在第五電壓vss，而字符線wl1則會處在第四電壓vinh1或第五電壓vss。

在此情況下，清除線el0上的高電壓能夠引致福諾電子穿隧，使得存儲單元2001,1會被清除。為了同時清除存儲陣列20中的存儲單元2001,1至2001,n、…、及200m,1至200m,n，存儲單元2001,1至2001,n、…、及200m,1至200m,n可以接收到相同的控制電壓。

此外，在前述的操作過程中，存儲單元的寫入操作期間及禁止寫入期間，清除線el0會處在第三電壓vee’，因此存儲陣列20在寫入操作期間及禁止寫入期間可以與存儲陣列10根據相同的原理操作，如圖4所示。

如此一來，存儲陣列20的存儲單元2001,1至2001,n、…、及200m,1至200m,n就能夠設置在相同的深參雜區。由于存儲陣列20中的存儲分頁mp1至mpm可以設置在同一個深參雜區，因此深參雜區之間的隔離空間規則就不會造成存儲陣列20的面積限制，因此存儲陣列20的面積能夠顯著的降低。此外，由于存儲陣列20的存儲單元2001,1至2001,n、…、及200m,1至200m,n會耦接至相同的清除線，因此還能夠簡化控制清除線電壓的驅動電路，進而減少存儲陣列20整體所需的面積。

圖8為本發明一實施例的存儲陣列30的示意圖。存儲陣列10與存儲陣列30具有相似的結構。兩者的差異主要在于存儲單元3001,1至3001,n、…、及300m,1至300m,n的浮接柵極模塊310、控制組件120及清除組件130。

浮接柵極模塊310包括浮接柵極312及源極晶體管314。浮接柵極晶體管312具有第一端、第二端及浮接柵極。浮接柵極晶體管312的第二端耦接于對應的位線。舉例來說，存儲單元3001,1的浮接柵極晶體管312的第二端可耦接至位線bl1，而存儲單元3001,n的浮接柵極晶體管312的第二端則會耦接至位線bln。浮接柵極晶體管312的浮接柵極會耦接至控制組件120及清除組件130。

源極晶體管314具有第一端、第二端及控制端。源極晶體管314的第一端耦接于對應的源極線。舉例來說，存儲單元3001,1的源極晶體管314的第一端會耦接至源極線sl1，而存儲單元3001,n的源極晶體管314的第一端會耦接至源極線sln。源極晶體管314的第二端耦接于浮接柵極晶體管312的第一端，而源極晶體管314的控制端則會耦接至對應的字符線。舉例來說，存儲單元3001,1的源極晶體管314的控制端會耦接至字符線wl1，而存儲單元300m,1的源極晶體管314的控制端會耦接至字符線wlm。

圖9為存儲陣列30的存儲單元3001,1于其寫入操作期間所接收的信號電壓示意圖。

在圖9中，在存儲單元3001,1的寫入操作期間，控制線cl1可處在第一電壓vpp，清除線el1可處在第三電壓vee’，字符線wl1可處在第四電壓vinh1，源極線sl1可處在第五電壓vss，而位線bl1可處在第五電壓vss。

在此情況下，存儲單元3001,1的控制組件120會透過控制線cl1耦接至高電壓。源極晶體管314會被導通，使得存儲單元3001,1的浮接柵極晶體管312的第一端及第二端會被拉至低電壓。因此施加在浮接柵極晶體管312上的巨大電壓差將會引致福諾電子穿隧使得電子注入浮接柵極，使得存儲單元3001,1被寫入。此外。為避免存儲陣列30中的p型井區及n型井區之間產生漏電流，井偏壓線wbl可設定為不小于所有信號線中的最高電壓。在此情況下，井偏壓線wbl可處在第一電壓vpp。

再者，在存儲單元3001,1的寫入操作期間，為避免與存儲單元3001,1位于相同存儲分頁mp1的存儲單元3001,n被寫入，存儲單元3001,n可在存儲單元3001,1的寫入操作期間執行禁止寫入操作。在存儲單元3001,n的禁止寫入操作期間，控制線cl1可處在第一電壓vpp，清除線el1可處在第三電壓vee'，字符線wl1可處在第四電壓vinh1，源極線sln可處在第七電壓vinh2，而位線bln可處在第七電壓vinh2。

由于浮接柵極晶體管312的第二端會耦接至對應的位線，因此可透過讓位元線bln具有較高的電壓來避免存儲單元3001,n被寫入。在此情況下，位線bln可為第七電壓vinh2。第七電壓vinh2與第五電壓vss之間的電壓差應小于浮接柵極晶體管312的源極/漏極的接面崩潰電壓。舉例來說，若浮接柵極晶體管312的源極/漏極的接面崩潰電壓為9v，則第七電壓vinh2可為8v。

在此情況下，雖然存儲單元3001,n會與存儲單元3001,1耦接至相同的控制線cl1、清除線el1及字符線wl1，但由于存儲單元3001,n的浮接柵極晶體管112的第一端及第二端的電壓會被抬升至較高的電壓，因此存儲單元3001,n仍不會被寫入。此外，由于控制線cl1為第一電壓vpp，因此井偏壓線wbl在存儲單元3001,n的禁止寫入期間仍會維持在第一電壓vpp。

此外，在存儲單元3001,1的寫入操作期間，未被選定的存儲分頁中的存儲單元，例如存儲分頁mpm中的存儲單元也不應被寫入。因此在圖9中，耦接至未被選定的存儲分頁mpm的存儲單元300m,1的控制線clm可處在第六電壓vpp’，耦接至未被選定的存儲單元300m,1的清除線elm可處在第三電壓vee’，而耦接至未選定的存儲單元300m,1的字符線wlm可處在第四電壓vinh1。在圖9中，第六電壓vpp’與第五電壓vss之間的差值可小于第一電壓vpp與第五電壓vss之間的差值的一半。

由于在存儲單元3001,1的寫入操作期間，清除線elm可設定在第三電壓vee’，因此清除組件130將不至于崩潰，而存儲單元300m,1也不會被誤寫入。此外，控制線clm則m可為第六電壓vpp’，以確保存儲單元300m,1不會被寫入。

此外，由于位于同一行但不同存儲分頁的存儲單元會耦接至相同的源極線及位線，因此字符線wlm可處在第四電壓vinh1以減少柵極引致漏極漏電流(gate-induceddrainleakage，gidl)。舉例來說，在存儲單元3001,1的寫入操作期間，亦即存儲單元3001,n的禁止寫入操作期間，耦接至存儲單元300m,n的源極線sln及位線bln可都為第七電壓vinh2。此時若字符線wlm處在第五電壓vss，則逆向電壓將可能導致存儲單元300m,n的源極晶體管314產生柵極引致漏極漏電流。然而，倘若字符線wlm同樣是處在第七電壓vinh2，就可以在不影響其他存儲單元的操作的情況下，避免柵極引致漏極漏電流的產生。

圖10為存儲陣列30的存儲單元3001,1于其清除操作期間所接收的信號電壓示意圖。

在存儲單元3001,1的清除操作期間，清除線el1可處在第二電壓vee，控制線cl1可處在第五電壓vss，源極線sl1及位線bl1可同樣處在第四電壓vinh1或同樣處在第五電壓vss，而字符線wl1可處在第四電壓vinh1或第五電壓vss。

在此情況下，清除線el1的高電壓可能會引致福諾穿隧，使得存儲單元3001,1能夠被清除。此外，在存儲單元3001,1的清除操作期間，由于清除線el1處在第二電壓vee，并為所有信號線中具有最高電壓者，因此井偏壓線wbl也可處在第二電壓vee。

此外，在存儲單元3001,1的清除操作期間，未被選定的存儲分頁的存儲單元，例如存儲分頁mpm中的存儲單元，則不應被清除。舉例來說，為避免未被選定的存儲分頁mpm中的存儲單元300m,1被清除，清除線elm的電壓不應過高。然而，由于井偏壓線wbl會處在第二電壓vee，因此清除線elm的電壓亦不宜過低，否則存儲單元300m,1的清除組件130可能會崩潰。因此，在圖10中，清除線elm可處在第三電壓vee'。

在此情況下，清除線elm的電壓就不會高到足以清除存儲單元300m,1，也不至于低到使清除組件130崩潰。根據清除線elm的電壓，控制線clm則可處在第六電壓vpp。在圖5中，第六電壓vpp’與第五電壓vss之間的差值可小于第二電壓vee與第五電壓vss之間的差值的一半。此外，字符線wlm、源極線sl1和位線bl1可處在相近的電壓，因此可以避免存儲單元300m,1因為清除線elm的電壓而不預期地被寫入或清除，同時也可以避免柵極引致漏極漏電流。在部分實施例中，字符線wlm、源極線sl1及位線bl1可都處在第四第電壓vinh1。由于耦接至存儲單元3001,1的清除線el1會處在更高的電壓，亦即第二電壓vee，而耦接至存儲單元3001,1的控制線cl1會處在低電壓，亦即第五第壓vss，因此在源極線sl1及位線sbl1處在第四電壓vinh1的情況下，存儲單元3001,1仍然可以正常清除。

此外，在部分實施例中，存儲陣列30可整頁清除。也就是說，相同存儲分頁中的存儲單元，例如存儲分頁mp1中的存儲單元3001,1至3001,n，會同時被清除。在此情況下，在清除操作期間，耦接至存儲單元3001,1至3001,n的源極線sl1至sln及位線bl1至bln可都處在第四電壓vinh1。

在部分實施例中，存儲陣列也可以整個區段(sector)一起清除。也就是說，存儲陣列中的所有存儲單元都可以同時清除。圖11為本發明一實施例的存儲陣列40的示意圖。存儲陣列40與存儲陣列30具有相似的結構。兩者的差異主要在于存儲單元4001,1至4001,n、…、及400m,1至400m,n都會耦接至相同的清除線el0，因此存儲陣列40中的存儲單元4001,1至4001,n、…、及400m,1至400m,n會同時被清除。

圖12為存儲陣列40的存儲單元4001,1于其清除操作期間所接收的信號電壓示意圖。

在存儲單元4001,1的清除操作期間，清除線el0可處在第二電壓vee，控制線電壓cl1可處在第五電壓vss，源極線sl1及位線bl1會同樣處在第四電壓vinh1或同樣處在第五電壓vss，而字符線wl1則會處在第四電壓vinh1或第五電壓vss。在此情況下，清除線el0的高電壓將可引致福諾電子穿隧使得存儲單元4001,1能被清除。

由于存儲陣列40中的存儲單元4001,1至4001,n、…、及400m,1至400m,n會同時被清除，因此存儲單元4001,1至4001,n、…、及400m,1至400m,n可以接收到相同的控制電壓。

此外，在前述的操作過程中，存儲單元的寫入操作期間及禁止寫入期間，清除線el0會處在第三電壓vee’，因此存儲陣列40在寫入操作期間及禁止寫入期間可以與存儲陣列30根據相同的原理操作，如圖9所示。

如此一來，存儲陣列40的存儲單元4001,1至4001,n、…、及400m,1至400m,n就能夠設置在相同的深參雜區。由于存儲陣列40中的存儲分頁mp1至mpm可以設置在同一個深參雜區，因此深參雜區之間的隔離空間規則就不會造成存儲陣列40的面積限制，因此存儲陣列40的面積能夠顯著的降低。

綜上所述，在本發明的實施例所提供的存儲陣列中，位于相異存儲陣列的存儲單元可設置在相同的深參雜區。由于存儲陣列中不同的存儲分頁可以設置在同一個深參雜區，因此深參雜區之間的隔離空間規則就不會造成存儲陣列的面積限制，因此存儲陣列的面積能夠顯著的降低。

以上所述僅為本發明的優選實施例而已，并不用于限制本發明，對于本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。