專利名稱：用自對準硅化物工藝形成的mosfet及其制造方法
技術領域：
本發明涉及半導體器件及其制造方法。特別是涉及使用自對準硅化物工藝形成的晶體管(MOSFET)及其制造方法，是一種可在柵電極和源/漏區與它們的引出電極之間的接觸部分中應用的技術。
背景技術：
近些年來，作為MOSFET的柵電極的材料，為了抑制耗盡化，人們正在進行導入多晶硅鍺(poly-SiGe)的研究。但是，現在，作為接觸材料主要使用著的CoSi2，雖然在第1低溫RTA(400℃左右)下會形成Co(Si1-yGey)，但是，在第2高溫RTA(700℃左右)下卻因吐出Ge而形成富鍺的島狀的SiGe層和CoSi2。其結果是出現表面電阻的顯著上升(例如，參看Z.Wang，D.B.Aldrich，Y.L.Chen，D.E.Sayers and R.J.Nemanich，Thin SolidFilms，Vol.270(1995)555-560)。為此，人們知道在柵電極使用poly-SiGe的情況下，就必須向與CoSi2之間的界面上導入多晶硅頂蓋層。
此外，在柵長度為50nm產品代以后的MOSFET中，作為目的為適用自對準硅化物工藝的接觸材料人們正在研究NiSi。作為該NiSi的缺點，與迄今為止一直使用著的TiSi2或CoSi2比，可以舉出耐熱性低的缺點。但是，在poly-SiGe上作為接觸材料使用NiSi的情況下，卻不會產生在上述CoSi2中表現出來的這樣的與poly-SiGe之間的激烈的不匹配。為了進一步提高耐熱性，人們提出了(例如參看日本國特許公開公報H11-214680號)‘在引出電極28的下層側使用Six(GeyC1-y)1-x化合物層28a’這樣的方案。
在該日本國特許公開公報中講述的發明的要旨，是采用減小與柵電極或源/漏擴散層之間的界面不匹配的辦法，抑制后熱工序后的肖特基勢壘變化、與之相伴的接觸電阻的變化。
然而，人們知道除上述耐熱性之外，還存在著在高溫的熱工序后Ni硅化物的表面電阻增加的問題。作為其原因，人們認為是高電阻率的NiSi2的形成(相轉移)或凝集。
作為其對策，有向Ni/Si和Ni/SiGe界面內導入Co中間層的報告(例如參看J-S.Maa，D.J.Tweet，Y.Ono，L.Stecker and S.T.Hsu，Mat.Res.Soc.Symp.Proc.Vol.670，K6.9.1(2001))。但是，結果卻變成為會制造工藝增加等的在集成化方面的課題。

發明內容
本發明的一個方面，提供一種具備MOSFET的半導體器件，上述MOSFET包括在半導體襯底的主表面區域中形成的源/漏區；在上述源/漏區間的溝道區上形成的柵電極膜；在上述柵絕緣膜上形成，含有Ge/(Si+Ge)組成比為x(0＜x＜0.2)的poly(多晶)-Si1-xGex層的柵電極；在上述柵電極上形成，由NiSi1-yGey構成的第1金屬硅化物膜；和分別在上述源/漏區上形成，由NiSi構成的第2、第3金屬硅化物膜。
本發明的另一個方面，提供一種半導體器件的制造方法，包括在半導體襯底上形成柵絕緣膜；在上述柵絕緣膜上形成含有Ge/(Si+Ge)組成比為x(0＜x＜0.2)的多晶Si1-xGex層的柵電極；在上述半導體襯底的主表面區域上導入雜質形成源/漏區；在上述柵電極上和上述源/漏區上形成NiSi膜，和進行熱處理把上述柵電極上的Ni膜置換成NiSi1-yGey膜，而且把上述源/漏區上的Ni膜置換成NiSi膜。


圖1是MOSFET的剖面構成圖，用來對本發明的實施方案的半導體器件進行說明。
圖2的第1工序剖面圖，示出了圖1的MOSFET的制造工序，用來說明本發明的實施方案的半導體器件的制造方法。
圖3是接在圖2后邊的第2工序剖面圖，示出了圖1的MOSFET的制造工序，用來說明本發明的實施方案的半導體器件的制造方法。
圖4是接在圖3后邊的第3工序剖面圖，示出了圖1的MOSFET的制造工序，用來說明本發明的實施方案的半導體器件的制造方法。
圖5是接在圖4后邊的第4工序剖面圖，示出了圖1的MOSFET的制造工序，用來說明本發明的實施方案的半導體器件的制造方法。
圖6是接在圖5后邊的第5工序剖面圖，示出了圖1的MOSFET的制造工序，用來說明本發明的實施方案的半導體器件的制造方法。
圖7的特性圖示出了在p溝型MOSFET的摻硼柵電極上形成的金屬硅化物膜的Ge濃度與表面電阻之間的關系。
圖8A的模式圖用來說明實際的器件中的p型和n型的雜質的重疊注入部分的概念。
圖8B的模式圖用來說明實際的器件中的因PEP的套刻偏差等產生的非摻雜部分的概念，和圖9的特性圖示出了具有非摻雜部分的柵電極上的金屬硅化物膜中的Ge濃度與表面電阻之間的關系。
具體實施例方式
圖1是MOSFET的剖面構成圖，用來對本發明的實施方案的半導體器件進行說明。
襯底1，是N型硅襯底或P型硅襯底，在該襯底1的主表面上例如借助于埋入元件隔離法等形成有元件隔離構造2。此外，在被該元件隔離構造2分區的襯底1的有源元件區域中，形成有P型或N型的阱區3。在該阱區3內，使之把溝道區夾在之間那樣地形成源/漏區SO、DR。該源/漏區SO、DR，是具有源/漏擴展的構造，用高濃度的雜質擴散區9、9，和在這些擴散區9、9中的溝道區的附近設置的低濃度的雜質擴散區6、6形成。在該源/漏區SO、DR中上述高濃度的雜質擴散區9、9上，用自對準硅化物工藝形成有金屬硅化物膜(NiSi)10a。
在上述源/漏區SO、DR間的溝道區上，形成有柵絕緣膜4。該柵絕緣膜4的材料，雖然也可以是氧化硅膜，但是理想的是含有氮化硅膜。在上述柵絕緣膜4上，形成有柵電極5。該柵電極5，成為poly-Si0.88Ge0.12層的一層構造，或在poly-Si層上疊層上poly-Si0.88Ge0.12層的二層構造。該poly-Si0.88Ge0.12層，使其Ge/(Si+Ge)組成比為x(0＜x＜0.2，更為理想的是0.04≤x≤0.16)的poly-Si1-xGex是合適的，在這里，作為其一個例子使用的是poly-Si0.88Ge0.12。
在上述柵電極5上，用自對準硅化物工藝形成金屬硅化物(NiSi1-yGey(y和x大體上相等)，例如NiSi0.88Ge0.12)10b。在上述柵電極5的側壁部分上，設置作為后氧化膜7、7的氧化硅膜和側壁絕緣膜8、8。上述側壁絕緣膜8、8，是為了形成上述那樣的源/漏區SO、DR，在制造工藝上必須的構造，例如可以用氮化硅膜和氧化硅膜形成。另外，在上述柵電極5的側壁部分上，也可以設置補償(offset)襯墊。
在上述MOSFET上，形成含有氮化硅膜11和氧化硅膜12的層間絕緣膜。在與該層間絕緣膜上述源/漏區SO、DR(金屬硅化物10a、10a)對應的的位置和與柵電極5(金屬硅化物10b)對應的位置上，形成接觸孔15-1、15-2、15-3。在這些接觸孔15-1、15-2、15-3內，中間存在著TiN或把TiN和Ti疊層起來的勢壘金屬層13-1、13-2、13-3地埋入形成鎢(W)插針14-1、14-2、14-3。
然后，在上述層間絕緣膜上，在已分別與上述W插針14-1、14-2、14-3電連起來的狀態下，形成源布線16-1、漏布線16-2和柵布線16-3等的引出電極。
就如在本實施方案中所示的那樣，MOSFET的柵電極材料，由于使用x(0＜x＜0.2，更為理想的是0.04≤x≤0.16)的poly-Si1-xGex層，故可以抑制柵電極5上的金屬硅化物10b表面電阻上升。因此，可以減小晶體管的寄生電阻，可以使開關速度高速化。
然而，如上所述雖然作為柵電極5，可以使用poly-Si1-xGex的一層構造，或poly-Si1-xGex/poly-Si這樣的2層構造(poly-Si與柵絕緣膜之間界面側)，但是如果這時的poly-Si1-xGex層的膜厚薄，則Ni將穿透Si1-xGex優先地與Si進行反應。在Ni的情況下，歸因于反應而消耗的基底Si1-xGex的膜厚，與反應前的Ni膜厚是同等程度的膜厚。此外，當考慮NiSi1-yGey/Si1-xGex界面的表面坡度不平整的寬余度時，膜厚是反應前的Ni膜厚的至少2倍左右是理想的。
另外，根據本發明人等的實驗，在Si1-xGex的膜厚薄的時候，出現表面電阻上升，在進行剖面TEM觀察時，得知Ni硅化物因穿過Si1-xGex與Si反應而凝集起來。這被認為是比起Ni-Ge的化學鍵來Ni-Si的化學鍵這一方在能量上是穩定的，故比起NiSi1-yGey來更易于向NiSi前進的緣故。
倘采用上述那樣的構成，在作為接觸材料使用NiSi的情況下，因避免了歸因于高溫的后熱工序使得源/漏區或與柵電極之間的界表面電阻上升或表面電阻上升等的耐熱性的問題而可以使晶體管的開關速度高速化。
其次，對在上述圖1中所示的MOSFET的制造方法進行說明。圖2到圖6的剖面圖按照工序順序分別示出了上述圖1所示的MOSFET的制造方法。
首先，如圖2所示，在P型硅襯底或N型硅襯底1上，用例如埋入元件隔離法等，形成深度300nm左右的元件隔離構造2。然后，進行熱氧化在有源元件區域上形成10nm左右的氧化硅膜，隔著該氧化膜地向上述襯底1中離子注入雜質，形成阱區3和溝道阻擋層。作為這時的典型的離子注入條件，例如，在要形成P阱區的情況下，注入硼(B)的條件為加速能量為260keV、劑量為2.0×1013cm-2，在n阱區的情況下注入磷(P)的條件為加速能量為500keV、劑量為2.5×1013cm-2。
然后，如圖3所示，在有源元件區域上，以1～5nm的厚度形成柵絕緣膜4(Si3Ni4、SiO2+Si3Ni4、或SiOxNiy+Si3Ni4)。接著，在該柵絕緣膜4上，使例如poly-Si0.88Ge0.12(或以poly-Si、poly-Si0.88Ge0.12的順序)成膜并借助于圖形化形成柵電極5。接著，進行后氧化工序在上述襯底1的主表面上，在上述柵電極5上表面和側壁上分別形成后氧化膜7。其次，根據需要，在上述柵電極5的側壁上形成了補償襯墊(未畫出來)后，以上述柵電極5為掩模，向襯底1的主表面區域中進行離子注入，形成源/漏擴展區域(低濃度的雜質擴散區域6、6)。用來形成上述擴展區域的典型的離子注入條件，在N型的情況下，注入砷(As)的條件為加速能量為10keV、劑量為5×1014cm-2，在P型的情況下注入BF2的條件為加速能量為7keV、劑量為5×1014cm-2。
其次，如圖4所示，在實施了800℃左右的激活化RTA(快速熱退火處理)之后，用CVD法、各向異性刻蝕法等的技術，形成含有氮化硅膜和氧化硅膜的側壁絕緣膜8、8。然后，采用以上述柵電極5和側壁絕緣膜8、8為掩模，向襯底1的主表面區域中進行離子注入的辦法，形成深的結部分(高濃度的雜質擴散區域9、9)，用來形成該深的結部分的典型的離子注入條件，在N型的情況下，注入As的條件為加速能量為50keV、劑量為7×1015cm-2，在P型的情況下，注入B的條件為加速能量為5keV、劑量為4×1015cm-2。然后，采用實施1000℃左右的激活化RTA的辦法，進行作為源/漏區SO、DR起作用的雜質擴散層的雜質的激活化。
其次，如果在源/漏區SO、DR上和柵電極5上殘存有上述后氧化膜7，則要借助于藥液處理進行剝離。然后，用濺射法(或CVD法)在整個面上成膜Ni膜。該Ni膜的膜厚，定為10到15nm左右。如果把Ni膜的膜厚形成得越厚，雖然可以抑制因凝集而產生的表面電阻上升，但是，反過來由于結反向漏流等級會上升，故作成為上述10到15nm左右是理想的。其次，借助于500℃的RTA，分別把源/漏區SO、DR上和柵電極5上的Ni膜，置換成金屬硅化物膜(NiSi)10a和金屬硅化物膜(NiSi0.88Ge0.12)10b。在RTA溫度低到450℃以下的情況下，反應不能充分地進行，在NiSi0.88Ge0.12表面上Ni2Si0.88Ge0.12殘存下來。如果在該Ni2Si0.88Ge0.12殘存下來的狀態下，進行含有HCl和H2O2或O3的藥液處理，則會因過剩的Ni與藥液反應而產生膜剝離。此外，若對剝離部分進行分析，則因該地方的Ni消失，而可觀察到SiO2層。接著，當用選擇刻蝕除去未反應的金屬(Ni膜)后，就變成為圖5所示的那樣。
然后，如圖6所示，在整個面上作為層間絕緣膜淀積形成氮化硅膜11和氧化硅膜12之后，借助于CMP處理進行表面的平坦化。接著，借助于RIE，形成用來形成源/漏區SO、DR和柵電極5的引出電極的接觸孔15-1、15-2、15-3的開口。然后，在CVD成膜之后，采用在N2氣氛(或NH3氣氛、或FG(含有3％的H2的N2)氣氛)中用550℃左右的溫度實施60分鐘的退火以使之氮化的辦法形成至少使一部分變成為TiN的勢壘金屬層13-1、13-2、13-3。該退火，就變成為金屬硅化物10a、10b形成后的最高溫度熱工序。此外，用CVD法，埋入形成鎢(W)插針14-1、14-2、14-3，采用進行CMP的辦法，使層間絕緣膜的表面平坦化。
然后，在蒸鍍上鋁等的金屬后，使之圖形化形成源布線16-1、漏布線16-2和柵布線16-3等的引出電極，形成圖1所示的那樣的MOSFET。
在本實施方案中重要的是作為柵電極材料的poly-Si1-xGex的Ge/(Si+Ge)組成比。圖7示出了在P溝型MOSFET的摻硼(B)柵電極(poly-Si1-xGex)上形成的金屬硅化物(NiSi1-yGey)膜的Ge濃度與柵電極上的金屬硅化物的表面電阻之間的關系。換句話說，示出了表面電阻對Ge/(Si+Ge)組成比的依賴性。由圖7可知，雖然組成比Ge/(Si+Ge)在0到0.16(0～16％)的范圍內，表面電阻幾乎不變化，但是，在0.2(20％)以上卻會出現表面電阻的急劇地上升。
該傾向，在n溝型MOSFET的摻磷(P)或摻砷(As)的柵電極poly-Si1-xGex上的金屬硅化物中，也是同樣的。
然而，在實際的器件中，存在著圖8A所示的那樣的p型和n型雜質的重疊注入部分，或圖8B所示的那樣的PEP的套刻偏差等產生的非摻雜部分。
圖9示出了在具有相當于上述圖8B的非摻雜部分的柵電極(poly-Si1-xGex)上的金屬硅化物(NiSi1-yGey)膜中的Ge濃度與表面電阻之間的關系。就是說，示出了表面電阻對Ge/(Si+Ge)組成比的依賴性。在該情況下，傾向與圖7所示的情況完全不同，在柵電極(poly-Si1-xGex)的Ge/(Si+Ge)組成比與0對應的柵電極(poly-Si)中出現了表面電阻上升。作為物理解析，進行剖面SEM觀察和EDX分析，觀測到了在含有poly-Si層的柵電極上的NiSi膜中伴隨著向NiSi2膜進行的相轉移產生了凝集。另一方面，在本實施方案中使用的含有poly-Si0.88Ge0.12層的柵電極上的NiSi0.88Ge0.12膜中，則未觀測到相轉移。
在這里，圖9所示的poly-Si和poly-Si1-xGex的晶粒直徑，使用的是大體上相同的晶粒。作為耐熱性的傾向，該晶粒直徑越大就越易于進行凝集，表面電阻也越上升。此外，在晶粒直徑小的情況下，雖然難于進行凝集，但是卻易于產生向NiSi2進行的相轉移，會出現伴隨于此的表面電阻上升。
就如在上述實施方案中所示的那樣，采用選擇含有Ge/(Si+Ge)組成比為x(0＜x＜0.2，更為理想的是0.04≤x≤0.16)的poly-Si1-xGex層的柵電極材料的辦法，就可以抑制含有摻入了上述雜質的poly-Si1-xGex層的柵電極，和由非摻雜的poly-Si1-xGex構成的柵電極這雙方的表面電阻上升。
因此，在在金屬硅化物形成后已實施了熱工序的MOSFET中，就可以抑制柵電極上的金屬硅化物的表面電阻上升。得益于該表面電阻上升的抑制，就可以實現伴隨于此的因晶體管的寄生電阻的減小得到的開關速度的高速化。而且，由于也可以抑制種種的圖形部分處，例如，在因PEP的套刻偏差產生的非摻雜部分處的表面電阻上升，故可以改善制造成品率和可靠性。
另外，在上所說的實施方案中，對柵電極說明了Ni與SiGe的組合。但是，除此之外，還對在源/漏區的Si襯底上外延生長Si或SiGe，形成結深的嘗試進行了研究。對于該情況，采用與柵電極上同樣使Ge濃度變成為上所說的那樣的低濃度的辦法，就可以抑制Ni硅化物的凝集和向NiSi2的相轉移。
如上所述，倘采用本發明的一個方面，在作為接觸材料使用NiSi的情況下，可以得到因避免由高溫的后熱工序產生的柵電極的表面電阻上升這樣的耐熱性的問題而可以使晶體管的開關速度高速化的半導體器件。
此外，還可以得到可以提高制造成品率和可靠性的半導體器件的制造方法。
對于那些本專業的技術人員來說還存在著另外一些優點和變形。因此，本發明就其更為廣闊的形態來說并不限于上述詳述和實施方案所示。此外，就如所附技術方案及其等同物所限定的那樣，還可以有許多變形而不偏離總的發明的宗旨。
權利要求
1.一種具備MOSFET的半導體器件，上述MOSFET包括在半導體襯底的主表面區域中形成的源/漏區；在上述源/漏區間的溝道區上形成的柵絕緣膜；在上述柵絕緣膜上形成，含有Ge/(Si+Ge)組成比為x(0＜x＜0.2)的poly-Si1-xGex層的柵電極；在上述柵電極上形成，由NiSi1-yGey構成的第1金屬硅化物膜；和分別在上述源/漏區上形成，由NiSi構成的第2、第3金屬硅化物膜。
2.根據權利要求1所述的半導體器件，上述Ge/(Si+Ge)組成比，更為理想的是在0.04≤x≤0.16的范圍內。
3.根據權利要求1所述的半導體器件，還具備在上述MOSFET上形成的層間絕緣膜；在上述層間絕緣膜上述柵電極上形成的第1接觸孔內形成的第1金屬插針；存在于上述第1金屬插針和上述第1金屬硅化物膜間的第1勢壘金屬層；分別在上述層間絕緣膜上述源/漏區上形成的第2、第3接觸孔內形成的第2、第3金屬插針；和存在于上述第2、第3金屬插針與上述第2金屬硅化物膜之間的第2、第3勢壘金屬層。
4.根據權利要求3所述的半導體器件，其中上述第1到第3金屬插針是鎢，上述第1到第3勢壘金屬層包括TiN。
5.根據權利要求1所述的半導體器件，其中上述柵電極中的poly-Si1-xGex層的膜厚，是上述第1金屬硅化物膜的膜厚的至少2倍。
6.根據權利要求1所述的半導體器件，還具備在上述半導體襯底中形成的阱區，上述源/漏區在上述阱區中形成，而且，上述源/漏區是具有源/漏區擴展的構造，具有高濃度的第1、第2雜質擴散區，和上述第1、第2雜質擴散區中的溝道形成區的附近設置的低濃度的第3、第4雜質擴散區。
7.一種半導體器件的制造方法，包括在半導體襯底上形成柵絕緣膜；在上述柵絕緣膜上形成含有Ge/(Si+Ge)組成比為x(0＜x＜0.2)的poly-Si1-xGex層的柵電極；向上述半導體襯底的主表面區域中導入雜質形成源/漏區，在上述柵電極上和上述源/漏區上形成Ni膜，進行熱處理把上述柵電極上的Ni膜置換成NiSi1-yGey膜，而且把上述源/漏區上的Ni膜置換成NiSi膜。
8.根據權利要求7所述的半導體器件的制造方法，其中上述Ge/(Si+Ge)組成比，更為理想的是在0.04≤x≤0.16的范圍內。
9.根據權利要求7所述的半導體器件的制造方法，還具備在上述NiSi1-yGey膜上和上述NiSi膜上形成層間絕緣膜，在與上述層間絕緣膜上述柵電極上和上述源/漏區上對應的位置上，分別形成第1到第3接觸孔，在上述第1到第3接觸孔內形成第1到第3勢壘金屬層，和向上述第1到第3接觸孔內上述第1到第3勢壘金屬層上埋入形成第1到第3金屬插針。
10.根據權利要求7所述的半導體器件的制造方法，其中在形成上述柵絕緣膜之前，還具備在上述半導體襯底的主表面上形成元件隔離構造，和在被上述元件隔離構造劃分成區的有源元件區域上形成阱區。
11.根據權利要求7所述的半導體器件的制造方法，其中，形成上述源/漏區，包括以上述柵電極為掩模，向上述半導體襯底的主表面區域中離子注入雜質，形成低濃度的第1、第2雜質擴散區，在上述柵電極的側壁部上形成側壁絕緣膜，以上述柵電極和上述側壁絕緣膜為掩模，向上述半導體襯底的主表面區域內離子注入雜質，形成高濃度的第3、第4雜質擴散區。
12.根據權利要求9所述的半導體器件的制造方法，其中，形成上述層間絕緣膜，包括向上述半導體襯底的主表面上和上述柵電極上表面和側壁部分上淀積形成氮化硅膜，和向上述氮化硅膜上，淀積形成氧化硅膜。
13.根據權利要求9所述的半導體器件的制造方法，其中，形成上述第1到第3勢壘金屬層，包括在上述層間絕緣膜上和上述第1到第3接觸孔內形成Ti膜，和通過使上述Ti膜氮化，至少使一部分變成為TiN膜。
14.根據權利要求9所述的半導體器件的制造方法，其中，埋入形成上述第1到第3金屬插針，包括在上述層間絕緣膜上和上述第1到第3接觸孔內，用CVD法形成鎢，和通過進行CMP以進行平坦化，使上述鎢殘存在上述第1到第3接觸孔內，形成第1到第3金屬插針。
全文摘要
半導體器件具備MOSFET。該MOSFET，具備源/漏區、柵絕緣膜、柵電極和第1、第2、第3金屬硅化物膜。源/漏區在半導體襯底的主表面區域中形成。柵絕緣膜在源/漏區間的溝道區上形成。柵電極，包括在上述柵絕緣膜上形成，Ge/(Si+Ge)組成比x(0＜x＜0.2)的poly－Si
文檔編號H01L27/088GK1495911SQ0315672
公開日2004年5月12日 申請日期2003年9月8日 優先權日2002年9月13日
發明者出羽光明, 飯沼俊彥, 須黑恭一, 一, 彥 申請人:株式會社東芝