專利名稱：Tft sas存儲單元結構的制作方法
技術領域：
本發明涉及集成電路，及制造半導體器件的方法。更具體地，本發 明提供制造具有存儲單元的半導體器件的方法。僅僅作為舉例，本發明 已經應用于薄膜晶體管(TFT)硅-氧化鋁-硅(SAS)存儲單元結構,和 用于制造該單元結構和形成三維的(3D)陣列的方法。但是應i/w識到本 發明具有更寬的應用范圍。例如，本發明可以應用于具有多晶硅控制柵 極和作為存儲元件的氧化鋁電荷捕獲層的各種器件，比如動態隨機存取存儲器件、靜態隨機存取存儲器件、快閃存儲器件等。
技術背景集成電路或"IC，，已經從在硅單片上制造的少量互連器件發展到幾 百萬個器件。現在的IC具有遠超過原來設想的性能和復雜性。為了實 現復雜性和電路密度(即，能封裝到給定芯片面積上的器件數目)的改 進，亦稱為器件"幾何尺寸"的最小器件特征的尺寸隨每代IC也變得 越來越小。現在制造的半導體器件具有橫斷面小于1/4微米的特征。增加電路密度不僅改善IC的復雜性和性能，而且為消費者提供較 低成本的部件。IC制造設備可花費數億，或甚至數十億美元。各個制 造設備將具有一定的晶片生產能力，并且各個晶片會在其上具有若干 IC。因此，通過使得IC的單個器件更小，可以在各個晶片上制造更多 器件，因此增加制造設備的產出。使器件更小非常具有挑戰性，這是因 為IC制造中使用的每個工藝具有限制。即，給定工藝通常僅能加工小 至一定的特征尺寸，然后需要改變工藝或器件布局。在過去，減小儲存器件已經為挑戰性任務。舉例來說，對于非易失 性存儲器件，由于不能減小存儲單元尺寸同時不降低每單位面積的存儲 量，因而阻礙了高密度存儲器的發展。過去，已經開發了各種的常規方 法用于具有減小尺寸的存儲單元結構。不幸地，這些常規方法往往存在 不足。從上可知，需要改善的器件設計和處理半導體器件的技術，特別是3D存儲單元結構。 發明內容本發明涉及集成電路及制造半導體器件的方法。更特別地，本發明 提供制造具有存儲單元的半導體器件的方法。僅僅作為舉例，本發明已 經應用于薄膜晶體管(TFT)硅-氧化鋁-硅(SAS)存儲單元結構,和用 于制造該單元結構和形成三維陣列的方法。但是應認識到本發明具有更 寬的應用范圍。例如，本發明可以應用于具有多晶硅控制柵極和作為存 儲元件的氧化鋁電荷捕獲層的各種器件，比如動態隨機存取存儲器件、 靜態隨機存取存儲器件、快閃存儲器件等。在一個具體的實施方案中，本發明提供一種制造薄膜晶體管(TFT) 硅-氧化鋁-硅(SAS)存儲單元結構的方法。該方法包括提供襯底、在 襯底上形成第一絕緣層和在所述第一絕緣層上形成一個或多個源極或 漏極區。 一個或多個源極或漏極區的每個與第一表面相聯，并包括N+ 多晶硅層、勢壘層(barrier layer)和導電層。所述N+多晶硅層在覆蓋 所述導電層的所述勢壘層上。第一表面由N+多晶硅組成。另外，該方 法包括在所述第一絕緣層上形成第二絕緣層。第二絕緣層和與第一表面 基本共面的第二表面相聯。該方法另外包括形成覆蓋第一表面和第二表 面的P -多晶硅層。該p-多晶硅層能夠形成從源極區到漏極區的溝道。 此外，所述方法包括形成覆蓋所述p-多晶硅層的氧化鋁層、形成覆蓋所 述氧化鋁層的P+多晶硅層和通過圖案化所述P+多晶硅層形成至少一個 控制柵極。在另一個具體的實施方案中，本發明提供一種具有薄膜晶體管 (TFT)硅-氧化鋁-硅(SAS)存儲單元結構的器件。該器件包括襯底 和在該襯底上的介電層。介電層與第一表面相聯。該器件另外包括嵌入 該介電層的一個或多個源極或漏極區。 一個或多個源極或漏極區的每個 包括N+多晶硅層、擴散勢壘層和導電層。該N+多晶硅層位于覆蓋導電 層的擴散勢壘層上。該N+多晶硅層具有與第一表面基本共面的第二表 面。另外，該器件包括覆蓋第一表面和第二表面的P—多晶硅層。此外， 所述方法包括在所述F多晶硅層上的氧化鋁層、在所述氧化鋁層上的P+多晶硅層和通過圖案化P+多晶硅層制造的至少一個控制柵極。在又一個具體的實施方案中，N+多晶硅源極區、P—多晶硅溝道層和 緊鄰的N+多晶硅漏極區的組合，能夠形成位于電荷捕獲氧化鋁層下的 薄膜晶體管(TFT)。該TFT可作為該存儲單元的存取器件。另外，所 述單元結構設計的簡單性提供三維堆疊的能力。在一個實施方案中，通 過該方法制造的TFTSAS存儲單元結構可以重復地三維(3D)集成。 此外，在另一個實施方案中，整個存儲單元結構可以以交叉點 (cross-point)存儲結構的方式實施，其中在氧化鋁層內的各個存儲元 件可以夾在正交的字線和位線陣列之間。通過本發明可以實現相對于常規方法的許多優點。根據某些實施方 案，本發明結合了以下優點高-k氧化鋁電荷-捕獲存儲器設計的高可 靠性、小的幾何單元尺寸和層狀結構、使用多晶硅薄膜晶體管作為存取 器件的高場效應遷移率、和用于制造和摻雜劑活化的低的熱衡算在存儲 單元耐受的溫度范圍之內。另外，本發明提供與常規CMOS工藝技術 相容的簡單方法，其基本上不改變常規設備和工藝。在某些實施方案中， 該方法提供形成基于多晶硅的薄膜晶體管的方法，所述多晶硅是使用低 溫化學氣相沉積(LPCVD)和某些滿足3D存儲陣列的可疊加性和熱預 算限制的沉積后退火沉積的。基于該實施方案，可以實現一個或多個這 些優點。在本發明的整個說明書中會更詳細地說明這些及其他優點，特 別是下文中。參考詳細說明和之后的附圖可以更完全地理解本發明的各種其他 目的，特征和優點。


圖l是根據本發明的一個實施方案的TFT SAS存儲單元的簡化側 視圖；圖2是顯示根據本發明的一個實施方案，制造TFT SAS存儲單元 結構的方法的簡圖；圖3A是顯示根據本發明的一個實施方案，在襯底上形成 一絕緣層用以制造TFTSAS存儲單元結構的方法。圖3B是顯示根據本發明的一個實施方案，順序地形成導電層、擴 散勢壘層和N+多晶硅層用以制造TFT SAS存儲單元結構的方法的簡 圖；圖3C是顯示根據本發明的一個實施方案，形成源極或漏極區用以 制造TFTSAS存儲單元結構的方法的簡圖；圖3D是顯示根據本發明的一個實施方案，在源極或漏極區周圍形 成第二絕緣層用以制造TFTSAS存儲單元結構的方法的簡圖；圖3E是顯示根據本發明的一個實施方案，形成源極或漏極區和第 二絕緣層的共面表面用以制造TFT SAS存儲單元結構的方法的簡圖；圖3F是顯示根據本發明的一個實施方案，形成n-p-n多晶硅TFT 用以制造TFTSAS存儲單元結構的方法的簡圖；圖3G是顯示根據本發明的一個實施方案，形成氧化鋁層用以制造 TFT SAS存儲單元結構的方法的簡圖；圖3H是顯示根據本發明的一個實施方案，在氧化鋁層上形成控制 柵極用以制造TFTSAS存儲單元結構的方法的簡圖；圖31是顯示根據本發明的一個實施方案，形成層間電介質用以制造 TFT SAS存儲單元結構的方法的簡圖。
具體實施方式
本發明涉及集成電路以及制造半導體器件的方法。更具體地，本發 明提供制造具有存儲單元的半導體器件的方法。僅僅作為舉例，本發明 已經應用于薄膜晶體管(TFT)硅-氧化鋁-硅(SAS)存儲單元結構，和 用于制造該單元結構和形成三維陣列的方法。但是應認識到本發明具有 更寬的應用范圍。例如，本發明可以應用于具有多晶硅控制柵極和作為 存儲元件的氧化鋁電荷捕獲層的各種器件，比如動態隨機存取存儲器 件、靜態隨機存取存儲器件、快閃存儲器件等。如以上討論的，各種常規方法已經涉及具有減小尺寸的存儲單元。 根據常規方法之一，以堆疊的柵極結構來實施存儲單元。例如，使用一 個或多個溝道熱電子編程堆疊結構，所述溝道熱電子通過源極區和溝道區，然后通過Fowler - Norheim隧道效應擦除。不幸地，堆疊的柵極單元結構是二維陣列類型，通常隨著單元尺寸 減小具有更小的單位面積存儲量。 一個可行解決方案是在含有CMOS 輔助電路的Si襯底上三維地堆疊幾層存儲陣列。根據各種實施方案， 本發明提供三維存儲單元結構。例如，本發明的某些實施方案提供在存 儲單元中制造可疊加的存取器件的能力。這要求改善可滿足包括以下一 種或多種屬性的存儲單元結構的設計疊加能力、小的幾何尺寸、低的 漏電流、可雙向操作、易于集成為低溫后端CMOS流、成本效益、效 率等。因此，本發明的各種實施方案提供薄膜-晶體管(TFT)硅-氧化 鋁-硅(SAS)存儲單元結構。應理解術語"TFT SAS，，指一類存儲單 元結構，并是廣義的。例如，可以根據圖l說明"TFTSAS "。圖l是具有能夠三維堆疊的TFT SAS存儲單元結構的半導體器件 100的簡圖。該圖僅僅是舉例，其不應該不適當地限制本發明中權利要 求的范圍。本領域技術人員會認識到許多變化、替代方案和改變。器件 100包括以下元件1. 襯底10;2. 介電層20;3. 導電層30;4. 擴散勢壘層35;5. —個或多個N+多晶硅源極或漏極區40;6. F多晶硅溝道層50;7. 氧化鋁層60;和8. 控制柵極區域70。盡管已經利用器件100的所選元件組進行了上述描述，但是可有許多的替代方案、改變、和變化。例如， 一些元件可以擴大和/或組合。 其他元件可以插入上述的那些中。基于該實施方案，元件的布置可以互 換、替換。在全文尤其是在下文中將獲悉這些元件的更多細節。在一個實施方案中，襯底10由半導體材料制成。例如，所述半導 體材料是硅。在另一個例子中，襯底10包括多個半導體器件比如介電 鈍化的TFT SAS存儲陣列。介電層20位于襯底10上。在一個實施方案中，至少部分介電層20 由在硅襯底上通過熱氧化法形成的二氧化硅組成。在另一個實施方案 中，介電層20是通過高密度等離子體(HDP)輔助的化學氣相沉積所 沉積的二氧化硅、或是TEOS沉積的二氧化硅。介電層20中嵌入有一個或多個限制區域(confined region )。每個 這些限制區域含有導電層、擴散勢壘層和半導體源極或漏極區。在一個 如圖l所示的示例性限制區域中，導電層30位于底部，擴散勢壘層35 覆蓋導電層30，隨后是N+多晶硅層40。 N+多晶硅層40是重摻雜的n-型多晶硅層，并具有與介電層20的表面共面的表面。在一個實施方案 中，N+多晶硅層40能夠形成器件100的源極或漏極區。n-型源極或漏 極區40通過擴散勢壘層35電連接到導電層30。在另一個實施方案中， 導電層30能夠與存儲位線(圖1中未顯示)電連接，以進行存儲單元 的編程或擦除功能。在又一個實施方案中，導電層30是含有金屬或金 屬合金材料的材料。例如，所述半導體材料是硅化鈦。在另一個例子中， 所述擴散勢壘層35是氮化鈦。參考圖1 , N+多晶硅源極或漏極區40含有多晶硅，其位于嵌入介 電區域20的限制區域之內的上部。在一個實施方案中，該多晶硅利用 以電子作為其多數載流子而導電的n-型摻雜劑(例如，As、 P等)來重 摻雜。如圖l所示，在另一個實施方案中，N+多晶硅源極或漏極區40 具有與介電層20共面的表面。再次參考圖1 ， P多晶硅層50位于N+多晶硅源極或漏極區40和該 介電層20的共面的表面上。該p-多晶硅層50是輕摻雜的p-型多晶硅層。在一個例子中，P-多晶硅層利用具有空穴作為其多數載流子的p-型摻雜劑(例如，B、 Ga等)摻雜。在一個實施方案中，F多晶硅層50至少 部分地與N+多晶硅源極或漏極區40直接接觸。參考圖1 ,在另一個實 施方案中，覆蓋所述限制的N+多晶硅源極或漏極區40的p-多晶硅層50 在器件100中形成n-p-n多晶硅薄膜-晶體管(TFT )的p-溝道。在一個 具體的實施方案中，p-溝道TFT可以用作器件100的存儲存取器件。參考圖l，氧化鋁層60位于所述p-多晶硅層50上。在一個實施方 案中，所述氧化鋁層60作為電荷捕獲電介質，代替標準的電介質如氮 化硅。在另一個實施方案中，氧化鋁層60作為阻擋電解質，設立大的 勢壘高度，以減小電荷泄漏到存儲單元的柵極區的概率。例如，氧化鋁 阻擋電介質的使用允許集成相對簡單的金屬柵極，降低了存取時間。在 另一個實施方案中，介電勢壘層可以位于所述F多晶硅層50和氧化鋁 層60之間，并作為隧道勢壘，高遷移率載流子通過該隧道勢壘由p-溝 道TFT中的編程電場注入。例如，介電勢壘層可以為二氧化硅。在某 些實施方案中，電荷捕獲氧化鋁層60有效地降低總等效氧化物厚度， 并為隧道勢壘提供大的設計空間以滿足某些器件的設計要求。例如，調 節隧道勢壘和氧化鋁層60的厚度能很好地控制器件100的保持時間和 編程/擦除性能。在另一個例子中，可以精細地調節和控制捕獲在高-k 氧化鋁層中的電荷量以每單元存儲4個以上的位。再次參考圖1 ，器件100還包括存儲單元的至少一個控制柵極區70。 在一個具體的實施方案中，通過圖案化覆蓋所述氧化鋁層60的P+多晶 硅層來形成所述控制柵極區域70。所述圖案化的控制柵極區域70至少 位于一個其中形成p-溝道TFT的限制的N+多晶硅源極或漏極區40上。 所述控制柵極區域70的圖案幾何形狀沒有具體顯示在圖1中，其僅僅 是示例性的，本領域技術人員會認識到控制柵極區域70的許多變化、 替代方案和改變以及它們的互連。例如，所述控制柵極區域70可以電 連接到所述存儲陣列字線(未顯示)，其可以正交于連接到所述導電層 30的存儲位線。在一個實施方案中，在其中形成存儲單元IOO的控制柵 極區域70的第二導電層優選是高功函材料，以抑制寄生柵極擦除電流。 所述控制柵極可以由選自多晶硅層、硅鍺層、硅鍺碳化物層的至少一種 材料層形成，優選其由器件100的高度摻雜的P-型多晶硅(p+多晶硅)層形成。根據本發明的一個實施方案，具有TFT SAS存儲單元結構的器件 100可以橫向重復以形成存儲陣列。該存儲陣列另外可以用層間電介質 鈍化，所述層間電介質具有與柵極、源極或漏極區的多個金屬互連和/ 或觸點。在另一個實施方案中，鈍化層可以進一步平坦化，以形成用于 堆疊或直接再次制造多個器件100的襯底。在又一個實施方案中，本發 明提供可以集成為多個層以形成三維存儲陣列的TFT SAS存儲單元結 構。圖2是顯示根據本發明的一個實施方案，制造TFT SAS存儲單元 結構的方法的簡圖。這些圖僅僅是舉例，其不應該不適當地限制本發明 中權利要求的范圍。方法2000包括以下步驟1. 在襯底上形成第一絕緣層的步驟2100;2. 形成N+多晶珪源極或漏極區的步驟2200;3. 形成p-多晶硅溝道層的步驟2300;4. 形成氧化鋁層的步驟2400;5. 形成p+多晶硅控制柵極的步驟2500;和6. 形成層間電介質的步驟2600。上述序列步驟提供根據本發明的 一個實施方案的方法。也可以提供 其它的選擇，其中加入步驟，省去一個或多個步驟，或以不同的順序提 供一個或多個步驟，而不脫離本發明權利要求所要求保護的范圍。例如， 通過方法2000制造的具有TFT SAS存儲單元結構的半導體器件是器件 100。在全文尤其是在下文中將獲悉這些元件的更多細節。在步驟2100中，在襯底上形成絕緣層。圖3A顯示根據本發明的一 個實施方案形成絕緣層，用以制造具有TFT SAS存儲單元結構的半導 體器件的簡化方法。這些圖僅僅是舉例，其不應該不適當地限制本發明 中權利要求的范圍。本領域技術人員會認識到許多變化、替代方案和改 變。如圖3A所示，提供起始襯底110。例如，該襯底110包括硅。在另 一個例子中，襯底IIO包含多個半導體器件，所述半導體器件包括嵌入 鈍化的層間電介質的多個CMOS存儲器件。在襯底110上，形成第一 絕緣層120。在一個實施方案中，所述第一絕緣層120包括二氧化硅。 例如，通過熱氧化法形成該二氧化硅。在另一個例子中，二氧化硅膜通 過使用高密度等離子體化學氣相沉積(HDP-CVD)技術沉積。參考圖2，在步驟2200中，形成一個或多個N+多晶硅源極或漏極 區。圖3B、 3C、 3D和3E顯示了根據本發明的一個實施方案，形成一 個N+多晶硅源極或漏極區用于制造具有TFT SAS存儲單元結構的半導 體器件的簡化方法。這些圖僅僅是舉例，其不應該不合理地限制本發明 中權利要求的范圍。本領域技術人員會認識到許多變化，替代方案，和 改變。例如，可以實施步驟2200以制造器件100。如圖3B所示，在所述第一絕緣層120上順序形成第一導電層130、 擴散勢壘層135和N+多晶硅層140。在一個實施方案中，第一導電層 130由金屬硅化物材料制成。金屬硅化物能夠形成電連接的接觸墊。在 另一個實施方案中，第一導電層130可以和沿特定方向嵌入的所述第一 絕緣層120的存儲陣列位線(未顯示)電連接。在一個例子中，導電層 130是硅化鈦(TiSi2)。在另一個例子中，TiSh層可以通過各種沉積技術 形成，包括蒸發、濺射或CVD。例如，通過使用SiH4和TiCl4等的氣 體混合物的熱CVD、隨后在600-800X:下熱退火形成TiSi2層。在又一個實施方案中，為減少金屬相互擴散問題，在形成多晶硅層 之前，沉積覆蓋第一導電層130的擴散勢壘層135。例如，擴散勢壘層 135由氮化鈦(TiN)材料制成。在另一個例子中，用低壓化學氣相沉積 (LPCVD)或物理氣相沉積(PVD)沉積TiN層。再次參考圖3B，在 擴散勢壘層135上形成N+多晶硅層140。在一個例子中，通過低壓CVD， 在400到600攝氏度下利用SiH4/PH3/H2氣體混合物流沉積N+多晶硅層 140,其中磷是n-型摻雜劑雜質。其它的替代方法比如等離子體增強的 CVD和原子層沉積(ALD)技術可用于形成N+多晶硅層140。顯然， 本領域技術人員會認識到形成包括其摻雜劑型的N+多晶硅的其它選擇。仍在步驟2200中，參考圖3C，根據本發明的一個實 方案，用順14序層130、 135和140進行圖案化和蝕刻。在一個實施方案中，通過應 用光刻膠層、隨后在圖案化光掩模下暴露于紫外光，進行圖案化。顯影 光刻膠層并剝離清洗暴露的光刻膠材料，產生由部分暴露的N+多晶硅 層140和仍被光刻膠層覆蓋的一個或多個限制區域組成的表面。此外， 進行等離子蝕刻以除去未掩蔽的層130、 135和140,直到暴露第一絕緣 層120。刻蝕過程是各向異性的，使得由光刻膠層圖案覆蓋的區域被保 留。除去光刻膠層之后，如圖3C所示形成一個或多個限制區域150。 在一個實施方案中， 一個或多個限制區域150的每個包括N+多晶硅層 140a、擴散勢壘層135a和第一導電層130a的限制部分。限制的N+多 晶硅層140a位于覆蓋限制的第一導電層130a的限制的擴散勢壘層135a 上。另外在步驟2200中，加入第二絕緣層160以完全覆蓋形成的一個 或多個限制區域150和所述第 一絕緣層120的暴露區域，如圖3D所示。 在一個實施方案中，第二絕緣層160包括二氧化硅。例如，該二氧化硅 用高密度等離子體(HDP)化學氣相沉積而沉積。在另一個例子中，該 二氧化硅是四乙基原硅酸酯TEOS沉積的二氧化珪。參考圖3E，仍在步驟2200中，進行化學機械平坦化(CMP)步驟 以除去額外量的第二絕緣層160,直到暴露出限制區域150中的N+多晶 硅層140a并且形成共面化的表面。該CMP平坦化的表面包括區域140a 中的N+多晶硅層的至少部分第一表面141和第二絕緣層160的部分第 二表面161。在另一個實施方案中，CMP方法和干蝕刻方法的組合或單 獨的干蝕刻方法可用于除去額外量的第二絕緣層160。在本發明的又一 個實施方案中，在該限制區域150 (如圖3C所示)的周圍沉積第二絕 緣層160，直到第二絕緣層160的第二表面161與區域140a中N+多晶 硅的第一表面141基本上共面。在一個或多個限制區域150的每一個之 內的N+多晶硅層140a嵌入具有共面表面的第二絕緣層150中，并且能 形成存儲器件的源極或漏極區。例如，該存儲器件是器件IOO。再次參考圖2，在步驟2300中，形成p-多晶硅溝道層。圖3F顯示 了根據本發明的一個實施方案，形成P-多晶硅溝道用于制造具有TFT SAS存儲單元結構的半導體器件的簡化方法。這些圖僅僅是舉例，其不 應該不適當地限制本發明中權利要求的范圍。本領域技術人員會認識到許多變化、替代方案和改變。如圖3F所示，形成覆蓋限制區域150中N+多晶硅層140a的表面 141和第二絕緣層160的表面161的p-多晶硅層170。該p-多晶硅是輕 度摻雜的p-型多晶硅。該p-多晶硅層是通過使用低壓化學氣相沉積 (LPCVD)在520才聶氏度到560攝氏度的溫度范圍內沉積SiH4/B2H6 混合物制造的。根據一個實施方案，在沉積之后，優選在相同的溫度范 圍進行熱退火過程。可選擇地，該p-多晶硅層是通過使用低壓化學氣相 沉積(LPCVD )在420攝氏度到520攝氏度的溫度范圍內沉積Si2H6/B2H6 混合物制造的。在沉積之后，優選在相同的溫度范圍進行熱退火過程。 當然，本領域技術人員會認識到形成包括其摻雜劑類型的P—多晶硅層的 許多其它的選擇。在一個實施方案中，F多晶硅層170至少部分地與限 制區域150中的N+多晶硅層140a的表面141接觸。在另一個實施方案 中，p-多晶硅層能夠形成連接n-型源極區和n-型漏極區的p-溝道，每個 源極和漏極區由位于相鄰區域140a中的N+多晶硅層制成。在另一個實施方案中，這些多晶硅n-p-n結形成能用作存儲單元的存取器件的多晶 硅薄膜晶體管。再次參考圖2，在步驟2400中形成浮置柵極。圖3G顯示根據本發 明的一個實施方案，形成氧化鋁層用以制造具有TFT SAS存儲單元結 構的半導體器件的簡化方法。這些圖僅僅是舉例，其不應該不適當地限制本發明中權利要求的范圍。本領域技術人員可認識到許多變化、替代 方案和改變。參考圖3G，在p-多晶硅層170上形成氧化鋁層180。在一個實施方在另一個實施方案中，使用低溫(~ 100n ) ALD技術沉積氧化鋁層180 隨后熱退火。例如，當在遠程等離子體活化的1\202氣氛中，在400-600 "C退火的時候，所述氧化鋁層180是無定形的A1203。在某些實施方案 中，在氧化鋁層180和P-多晶硅層170之間加入底部隧道勢壘層，其中 所述p-溝道TFT中的高遷移率熱栽流子可通過編程電場從所述N+多晶 硅漏極區140a注入到電荷捕獲氧化鋁層180。在一個例子中，隧道勢壘 層可為二氧化硅。在另一個例子中，通過原子層沉積形成二氧化硅。在 又一個實施方案中，使用氧化鋁作為電荷捕獲元件有效地降低了等效總氧化物厚度(EOT),因此降低了存取時間。因為降低EOT,所以可調 節隧道勢壘層的厚度，以升高勢壘高度實現更好的電荷保持時間。
在步驟2500中，形成p+多晶硅控制柵極。圖3H顯示根據本發明的 一個實施方案形成p+多晶硅控制柵極，用以制造具有TFTSAS存儲單 元結構的半導體器件的簡化方法。這些圖僅僅是舉例，其不應該不適當 地限制本發明中權利要求的范圍。本領域技術人員會認識到許多變化、 替代方案和改變。例如，實施本發明方法的步驟2500以制造器件100 的控制柵極。
如圖3H所示，沉積覆蓋氧化鋁層180的P+多晶硅層190。所述P+ 多晶硅層190是高度摻雜的P-型多晶硅。在一種實施方式中，可以通過 使用SiH4/B2H6氣體混合物在400攝氏度到600攝氏度的溫度下的低壓 CVD和沉積后的退火處理，進行P+多晶硅層的沉積。當然，可有其他 的工藝條件的變化、改變和可選擇方案。
根據本發明的一個實施方案，可以通過圖案化位于氧化鋁層180上 的P+多晶硅層190形成控制柵極，所述氧化鋁層180位于在步驟2300 中形成的n-p-nTFT的多晶硅p-溝道上。在另一個實施方案中，可以在 每個存儲單元內形成雙控制柵極。用于形成每個p+多晶硅控制柵極的圖 案化和蝕刻方法包括已知的方法，比如涂覆光刻膠層、掩模、曝光、顯 影光刻膠、剝離暴露的光刻膠殘留物、蝕刻多晶硅層和除去光刻膠層等。
在一個具體的實施方案中，每個圖案化的控制柵極可以與存儲陣列 字線電連接。存儲陣列字線可以構造為正交于其存儲陣列的位線的方 向。盡管控制柵極的詳細圖案幾何形狀沒有明確地在圖3H中說明，本 領域技術人員會認識到柵極結構的許多變化、替代方案和改變，其不應 該不適當地限制權利要求的范圍。在步驟2500結束時，p+多晶硅控制 柵 形，完成了所述TFT，AS存儲單元，構的形成。，如，器件，OO
再次參考圖2，在步驟2600中，形成層間電介質。圖3I顯示了覆 蓋具有在步驟2500結束時形成的TFT SAS存儲單元結構的器件的層 間電介質200的簡化方法。該圖表僅僅是示例性的，其不應該不適當地限制權利要求的范圍。本領域技術人員可知道許多變化、替代方案和改
變。例如，在形成層間電介質200之前，可以在步驟2500結束時形成 多個具有TFTSAS存儲單元結構的器件。另外，金屬互連(未顯示) 可以嵌入用于存儲陣列的位線或者字線的層間電介質200之內。在另一 個具體的實施方案中，在步驟2100到2600中形成的TFTSAS存儲單 元結構是可三維堆疊的。例如，通過CMP或回蝕刻處理可以進一步平 坦化所述層間電介質。所述電介質的平坦化的表面可以用作襯底。然后 可以重復方法2000的步驟序列(2100到2500)以形成另一個具有TFT SAS單元結構的存儲陣列的另 一層。
如圖3H所示，在一個具體的實施方案中，本發明提供具有TFT SAS存儲單元結構的器件。該器件包括襯底、在襯底上的介電層和嵌入 該介電層的一個或多個源極或漏極區。 一個或多個源極或漏極區的每個 包括N+多晶硅層、擴散勢壘層和導電層。具有與介電層共面表面的N+ 多晶硅層位于擴散勢壘層上。擴散勢壘層覆蓋該導電層。另外，該器件 包括覆蓋N+多晶硅層和介電層的共面表面的F多晶硅層。此外，所述 器件包括覆蓋所述P-多晶硅層的氧化鋁層和覆蓋所述氧化鋁層的至少 一個控制柵極。在一個具體的實施方案中，該控制柵極用高度摻雜的 P+多晶硅層制成。
如上所述的制造具有TFT SAS存儲單元結構的半導體器件的方法 僅僅是舉例，其不應該不適當地限制本發明權利要求的范圍。對于本領 域技術人員，可以具有許多的替代方案、改變和變化。例如， 一些步驟 可以擴大和/或組合。其他步驟可以插入如上所述的那些中。根據一個 具體的實施方案，方法2000簡明地提供具有相同的器件100結構的存 儲單元的二維陣列。根據另一個具體的實施方案，可以重復方法2000 以堆疊多層的存儲單元結構，使得可以制造存儲單元結構的三維陣列。 形成N+多晶硅源極或漏極區、多晶硅p-溝道TFT和氧化鋁電荷捕獲層、 隨后的多晶硅控制柵極的簡單性提供了容易的3D可堆疊性。例如，具 有TFTSAS存儲單元結構的器件100可以三維地嵌入更大的芯片，同 時在垂直方向上增加單位面積的存儲密度。
本發明具有各種優點。本發明的一些實施方案提供能3D堆疊集成 的TFTSAS存儲單元結構。本發明的某些實施方案提供由于高可靠性和高場效應遷移率而在存儲單元中作為存儲器存取器件的多晶硅p-溝
道TFT。 一些實施方案具有以下優點高-k氧化鋁電荷存儲元件的高 可靠性、小的和可放縮(scalable)的幾何單元尺寸，用于三維存儲單 元的制造和摻雜劑活化的低熱預算。本發明的一些實施方案可降低晶體 管漏電流并改善存儲單元的電荷保持時間。本發明的某些實施方案提供 簡單的方法，以使用與確定的CMOS技術完全兼容的那些方法制造3D 存儲陣列。
也應理解，本發明中記載的實施例和實施方式僅僅是用于說明性的 目的，對于本領域技術人員而言，具有各種的改變或變化，這也在本發 明的精神和范圍以及所附的權利要求的范圍之內。
權利要求
1.一種制造薄膜晶體管(TFT)硅-氧化鋁-硅(SAS)存儲單元結構的方法，所述方法包括提供襯底；在所述襯底上形成第一絕緣層；在所述第一絕緣層上形成一個或多個源極或漏極區，所述一個或多個源極或漏極區的每個與第一表面相聯并包括N+多晶硅層、勢壘層、和導電層，所述N+多晶硅層在所述勢壘層上，所述勢壘層覆蓋所述導電層，所述第一表面由N+多晶硅構成；在所述第一絕緣層上形成第二絕緣層，所述第二絕緣層與第二表面相聯，所述第二表面與所述第一表面基本共面；形成覆蓋所述第一表面和第二表面的P-多晶硅層，所述P-多晶硅層能夠形成從所述源極區到所述漏極區的溝道；形成覆蓋所述P-多晶硅層的氧化鋁層；形成覆蓋所述氧化鋁層的P+多晶硅層；和通過圖案化所述P+多晶硅層形成至少一個控制柵極。
2. 如權利要求1的方法，其中在所述第一絕緣層上形成一個或多個 源極或漏極區的方法還包括在所述第一絕緣層上形成第一導電層；在所述導電層上形成勢壘層；在所述勢壘層上形成N+多晶硅層；和圖案化所述N+多晶硅層、勢壘層和導電層以形成包括所述第一表 面的一個或多個限制區域。
3. 如權利要求2的方法，其中所述第一絕緣層包括二氧化硅。
4. 如權利要求2的方法，其中所述導電層是包括TiSi2的金屬硅化物o
5. 如權利要求2的方法，其中所述勢壘層是包括TiN的金屬氮化物。
6. 權利要求1的方法，其中在所述第一絕緣層上形成第二絕緣層的步驟還包括沉積所述第二絕緣層以覆蓋所述第一絕緣層上的一個或多個源極 或漏極區；和實施CMP和/或回蝕刻處理以形成第二表面，所述第二表面與所述 第一表面基本上共面。
7. 如權利要求6的方法，其中所述第二絕緣層包括通過高密度等離 子體輔助的化學氣相沉積來沉積的二氧化硅。
8. 如權利要求6的方法，其中所述第二絕緣層包括TEOS沉積的二 氧化硅。
9. 如權利要求1的方法，其中形成覆蓋所述第一表面和第二表面的 P多晶硅層的方法還包括在520攝氏度到560才聶氏度的溫度下，利用使用SiH4和82116前體 的低壓化學氣相沉積(LPCVD)技術沉積多晶硅；和沉積之后，在520攝氏度到560攝氏度的溫度下進行熱退火處理。
10. 如權利要求1的方法，其中形成覆蓋所述第一表面和第二表面的 F多晶硅層的方法還包括在420攝氏度到520攝氏度的溫度下，利用使用Si2H6和82116前體 的低壓化學氣相沉積(LPCVD)技術沉積多晶珪；和沉積之后，在420攝氏度到520攝氏度的溫度下進行熱退火處理。
11. 如權利要求1的方法，其中在所述P—多晶硅層上形成氧化鋁層 的所述方法包括原子層沉積(ALD)技術。
12. 如權利要求1的方法，還包括在所述p-多晶硅層和所述氧化鋁 層之間形成隧道介電勢壘層。
13. 如權利要求12的方法，其中所述氧化鋁層能夠捕獲通過介電勢 壘從所述p-多晶硅層注入的電荷。
14. 如權利要求1的方法，其中所述控制柵極位于至少一個N+多晶 硅源極區和一個N+多晶硅漏極區上。
15. 如利要求1的方法，還包括重復所述方法步驟以三維集成所述存 儲單元結構。
16. —種具有薄膜晶體管(TFT)硅-氧化鋁-硅(SAS)存儲單元結 構的器件，所述器件包括襯底；在所述襯底上的介電層，所述介電層與第一表面相聯；嵌入所述介電層的一個或多個源極或漏極區，所述一個或多個源極 或漏極區的每個包括N+多晶硅層、擴散勢壘層和導電層，所述N+多晶 硅層位于所述擴散勢壘層上，所述擴散勢壘層覆蓋所述導電層，所述 N+多晶硅層具有與所述第一表面基本上共面的第二表面；覆蓋所述第一表面和第二表面的p-多晶硅層；在所述p-多晶硅層上的氧化鋁層；覆蓋所述氧化鋁層的P+多晶硅層；和通過圖案化所述P+多晶硅層制造的至少一個控制柵極。
17. 如權利要求16的器件，其中所述介電層包括二氧化硅。
18. 如權利要求16的器件，其中所述導電層是包括TiSi2的金屬珪化物'
19. 如權利要求18的器件，其中所述金屬硅化物層能夠與存儲陣列 位線電連接。
20. 如權利要求16的器件，其中所述擴散勢壘層是包括TiN的金屬 氮化物。
21. 如權利要求16的器件，其中覆蓋所述第一表面和第二表面的P— 多晶硅層能夠形成連接源極區和漏極區的p-溝道。
22. 如權利要求21的器件，其中可以在520攝氏度到560攝氏度的 溫度下，利用使用SiH4和B2H6前體的LPCVD技術和隨后的退火過程 形成所述F多晶硅層。
23. 如權利要求21的器件，其中可以在420攝氏度到520攝氏度的 溫度下，利用使用Si2H6和B2H6前體的LPCVD技術和隨后的退火過程 形成所述p-多晶硅層。
24. 如權利要求16的器件，還包括在所述p-多晶硅層和所述氧化鋁 層之間的隧道介電勢壘層。
25. 如權利要求16的器件，其中所述氧化鋁層能夠捕獲從所述p-多 晶珪層注入的電荷。
26. 如權利要求16的器件，其中所述P+多晶硅層與存儲陣列字線電 連接。
27. 如權利要求16的器件，其中所述控制柵極位于至少一個源極區 和一個漏極區上。
全文摘要
本發明提供具有薄膜晶體管(TFT)硅-氧化鋁-硅(SAS)存儲單元結構的器件。該器件包括襯底、在襯底上的介電層和嵌入該介電層的一個或多個源極或漏極區。介電層與第一表面相聯。一個或多個源極或漏極區的每個包括在擴散勢壘層上的N⁺多晶硅層，所述擴散勢壘層在導電層上。該N⁺多晶硅層具有與第一表面基本共面的第二表面。另外，所述器件包括覆蓋所述共面表面的P^-多晶硅層、覆蓋所述P^-多晶硅層的氧化鋁層和覆蓋所述氧化鋁層的至少一個控制柵極。在一個具體的實施方案中，該控制柵極用高度摻雜的P⁺多晶硅層制成。本發明提供了制造TFT SAS存儲單元結構的方法，并可以重復以三維集成所述結構。
文檔編號H01L21/84GK101621037SQ20081004029
公開日2010年1月6日 申請日期2008年7月3日 優先權日2008年7月3日
發明者三重野文健 申請人:中芯國際集成電路制造(上海)有限公司