專利名稱：半導體存儲器的制作方法
技術領域：
在此描述的實施例涉及半導體存儲器。
背景技術：
已經開發出一種將包含諸如硅微晶的導電細粒的細粒層插入隧道絕緣膜中的半導體存儲器，如漸進型MONOS (金屬氧化物氮化物氧化物半導體)存儲器。在這種半導體 存儲器中，使用了將滿足庫侖阻塞條件的硅微晶夾在隧道絕緣膜之間的這種雙隧道結，以使電荷可以因硅表面與氮化硅膜(電荷存儲膜)中的俘獲電平之間的隧穿電流而裝入和取出。

發明內容
根據一實施例，提供了一種半導體存儲器。該半導體存儲器包括具有溝道區的半導體襯底；第一隧道絕緣膜，該第一隧道絕緣膜形成在所述半導體襯底的所述溝道區上；第一細粒層，該第一細粒層形成在所述第一隧道絕緣膜上，所述第一細粒層包括滿足庫侖阻塞條件的多個第一導電細粒；第二隧道絕緣膜，該第二隧道絕緣膜形成在所述第一細粒層上；第二細粒層，該第二細粒層形成在所述第二隧道絕緣膜上，所述第二細粒層包括滿足所述庫侖阻塞條件的多個第二導電細粒，其中，所述多個第二導電細粒的平均顆粒直徑大于所述多個第一導電細粒的平均顆粒直徑；第三隧道絕緣膜，該第三隧道絕緣膜形成在所述第二細粒層上；第三細粒層，該第三細粒層形成在所述第三隧道絕緣膜上，所述第三細粒層包括滿足所述庫侖阻塞條件的多個第三導電細粒，其中，所述多個第三導電細粒的平均顆粒直徑小于所述多個第二導電細粒的平均顆粒直徑；第四隧道絕緣膜，該第四隧道絕緣膜形成在所述第三細粒層上；電荷存儲膜，該電荷存儲膜形成在所述第四隧道絕緣膜上；塊(block)絕緣膜，該塊絕緣膜形成在所述電荷存儲膜上；以及柵極電極，該柵極電極形成在所述塊絕緣膜上。


下面，參照附圖，對實現本發明的各種特征的一般架構進行描述。提供附圖和關聯描述來例示本發明的實施例，而不是對本發明的范圍進行限制圖IA是示出半導體存儲器的視圖；圖IB是用于說明半導體存儲器的操作原理的視圖；圖IC是用于說明半導體存儲器的操作原理的視圖；圖ID是用于說明半導體存儲器的操作原理的視圖；圖2A是示出根據第一示例性實施例的半導體存儲器的視圖2B是示出根據第一示例性實施例的半導體存儲器的視圖；圖2C是示出根據第一示例性實施例的半導體存儲器的視圖；圖3A是用于說明根據第一示例性實施例的半導體存儲器的操作原理的視圖；圖3B是用于說明根據第一示例性實施例的半導體存儲器的操作原理的視圖；圖3C是用于說明根據第一示例性實施例的半導體存儲器的操作原理的視圖；圖3D是用于說明根據第一示例性實施例的半導體存儲器的操作原理的視圖；圖4是用于說明根據第一示例性實施例的半導體存儲器的操作原理的圖；
圖5是示出根據第一示例性實施例的半導體存儲器的視圖；圖6A是用于說明根據第一示例性實施例的半導體存儲器的操作原理的視圖；圖6B是用于說明根據第一示例性實施例的半導體存儲器的操作原理的視圖；圖7是用于說明根據第一示例性實施例的半導體存儲器的操作原理的視圖；圖8是示出根據第二示例性實施例的半導體存儲器的視圖；圖9A是用于說明根據第二示例性實施例的半導體存儲器的操作原理的視圖；圖9B是用于說明根據第二示例性實施例的半導體存儲器的操作原理的視圖；圖9C是用于說明根據第二示例性實施例的半導體存儲器的操作原理的視圖；圖9D是用于說明根據第二示例性實施例的半導體存儲器的操作原理的視圖；圖10是用于說明根據第二示例性實施例的半導體存儲器的操作原理的圖；圖11是示出根據第二示例性實施例的半導體存儲器的視圖；圖12是示出根據第二示例性實施例的半導體存儲器的視圖；圖13A是用于說明根據第二示例性實施例的半導體存儲器的操作原理的視圖；圖13B是用于說明根據第二示例性實施例的半導體存儲器的操作原理的視圖；圖14是示出根據第三示例性實施例的半導體存儲器的視圖；圖15A是用于說明根據第三示例性實施例的半導體存儲器的操作原理的視圖；圖15B是用于說明根據第三示例性實施例的半導體存儲器的操作原理的視圖；圖15C是用于說明根據第三示例性實施例的半導體存儲器的操作原理的視圖；圖15D是用于說明根據第三示例性實施例的半導體存儲器的操作原理的視圖；以及圖16是示出根據第四示例性實施例的半導體存儲器的視圖。
具體實施例方式下面，參照附圖，對本發明的示例性實施例進行描述。附圖中的相同單元、部分等被賦予相同標號并且不再多余地描述。另外，附圖非常典型或概念性，以致于每一個部件的厚度與寬度之間的關系、部件的尺寸之間的比例因子等不總是等于實際值。即使兩個部件相同，這兩個部件也可以根據附圖按尺寸和比例因子不同的方式來表達。下面,對利用因庫侖阻塞效應和量子限制(quantum confinement)而造成的能魚AE的半導體存儲器進行描述。圖IA是示出半導體存儲器100的視圖。半導體存儲器100具有形成在半導體襯底10中的源極/漏極區20、形成在半導體襯底10的表面上的隧道絕緣膜30、形成在隧道絕緣膜30上的硅層45、形成在硅層45上的隧道絕緣膜50、形成在隧道絕緣膜50上的電荷存儲膜60、形成在電荷存儲膜60上的塊絕緣膜70，以及形成在塊絕緣膜70上的柵極電極80。半導體襯底10由P型硅襯底制成。該半導體襯底10可以是半導體層。在這種情況下，半導體襯底由P型娃層制成。該隧道絕緣膜30按將半導體襯底10的襯底表面熱氧化的這種方式來形成。隧道絕緣膜30的厚度大約為lnm。硅層45包含導電細粒40。該硅層45通過CVD (化學氣相淀積)等形成。硅層45的厚度大約為I. 5nm。例如，導電細粒40是硅(Si)微晶。隧道絕緣膜50的厚度大約為lnm。電荷存儲膜60由氮化硅膜(Si3N4)制成。電荷存儲膜60的厚度大約為 5nm。諸如多晶硅的浮置柵極電極可以被用作電荷存儲膜60。塊絕緣膜70的厚度大約為6nm。柵極電極80由n+多晶硅制成。半導體存儲器100使用雙隧道結，其按將包含滿足庫侖阻塞條件的導電細粒40的硅層45夾在隧道絕緣膜30與50之間的這種方式來形成。該雙隧道結因半導體襯底10的表面與電荷存儲膜60的俘獲電平之間的隧穿現象而準許電子裝入和取出。該庫侖阻塞條件意指一個電子的充電能大于熱波動能。為使電子達到電荷存儲膜60中的俘獲電平，將正電壓施加至柵極電極80。當將正電壓施加至柵極電極80時，在半導體襯底10中形成具有電子載流子的逆轉層。電子載流子因通過其間夾著硅層45的隧道絕緣膜30和50的隧穿電流而被注入成電荷存儲膜60中的俘獲電平。為讀取信息，測量因柵極電極80與逆轉層(其因電荷存儲膜60中俘獲的電荷而造成)之間的電場屏蔽而造成的漏極電流的縮減。為從電荷存儲膜60釋放電子，將負電壓施加至柵極電極80。當將負電壓施加至柵極電極80時，電荷存儲膜60中俘獲的電子經由隧道絕緣膜30和50流到半導體襯底10中。圖IB示出了半導體存儲器100在保持電荷的狀態下的能帶圖。如圖IB所示，因導電微晶40中的庫侖阻塞效應和量子限制而造成的能壘AE阻止導電存儲膜60中保持的電荷通過。因此，電荷保持特性可以根據指數函數exp ( AE/kBT)來改進，其中，1^是玻爾茲曼常數，而T是絕對溫度(K)?？紤]到半導體存儲器(NAND閃存)的操作溫度，T處于233K至353K的范圍(包含233K和353K)。一般來說，T通常被視為300K的室溫。為改進電荷保持，必要的是，縮減硅微晶的顆粒直徑，以提升能壘AE。隨著顆粒直徑變小，需要對顆粒直徑變化的更高級別的控制。圖IC示出了半導體存儲器100在寫入/擦除信息的狀態下的能帶圖。如圖IC所示，當將合適寫入/擦除電壓施加至柵極電極80時，可以縮減能壘AE的影響。因此，用作信息載體的電子可以隧道通過，以使可以進行高速寫入/擦除。將隧穿電場F施加至半導體存儲器100。當施加隧穿電場F時，隧穿電流密度改變為(隧道絕緣膜30的電阻 exp[-(AE-q Tqx F)/kBT]。這是因為有效能壘是如圖IC所示的AE_q*TQX*F。Tqx示出了隧道絕緣膜30的厚度,F示出了隧穿電場，A E示出了能魚,而q示出了基本電荷。根據上面的描述發現，隧穿電流密度隨著隧穿電場F的改變而根據“常數XeXp[(q Tox/kBT) -F] ”指數性地增加。為使電荷保持和高速寫入/擦除的一致性有利，隧穿電流密度必需在低電場中變低，以使電荷保持有利，并且該電流密度必需在高電場中變高，以使寫入/擦除有利。因此，優選的是，隨著電場F的增加，電流比“常數XexP[(q*TQX/kBT) .F]，，更大地增加。圖ID示出了半導體存儲器100在隧穿電場F變得高于圖IC中的隧穿電場的狀態下的能帶圖。如圖ID所示，能壘AE的影響在隧穿電場F變高時縮減。因此，可以進行更聞速的與入/擦除。隨著導電細粒40的顆粒直徑變小，因庫侖阻塞效應和量子限制而造成的能壘AE變高。因此，可以改進電荷保持特性，同時可以保持高速寫入/擦除。當導電細粒40的顆粒直徑縮減時，能壘AE變得高得可以指數性地改進電荷保持時間。在隧道絕緣膜是Inm 厚氧化硅膜的情況下，寫入/擦除的速度可以保持等于該速度。當能壘AE上升以使得可以改進電荷保持而不會縮減顆粒直徑時，優選地可以避免難以控制顆粒直徑變化。當隨著隧穿電場的增加，隧穿電流增加較大時，優選地，可以在更低電壓下進行高速寫入/擦除。(第一示例性實施例)圖2A是示出半導體存儲器200的視圖。半導體存儲器200具有半導體襯底210、形成在半導體襯底210中的源極/漏極區220、形成在源極/漏極區220之間的溝道區上的第一隧道絕緣膜230、形成在第一隧道絕緣膜230上的第一細粒層240、形成在第一細粒層240上的第二隧道絕緣膜250、形成在第二隧道絕緣膜250上的第二細粒層260、形成在第二細粒層260上的第三隧道絕緣膜270、形成在第三隧道絕緣膜270上的第三細粒層280、形成在第三細粒層280上的第四隧道絕緣膜290、形成在第四隧道絕緣膜290上的電荷存儲膜300、形成在電荷存儲膜300上的塊絕緣膜310，以及形成在塊絕緣膜310上的柵極電極320。硅襯底可以用作半導體襯底210。氧化娃可以用作第一隧道絕緣膜230、第二隧道絕緣膜250、第三隧道絕緣膜270、第四隧道絕緣膜290以及塊絕緣膜310。第一隧道絕緣膜230、第二隧道絕緣膜250、第三隧道絕緣膜270以及第四隧道絕緣膜290中的每一個的厚度都可以統一。第一細粒層240包含滿足庫侖阻塞條件的第一導電細粒245。通過加熱非晶硅(a-Si)而晶化的層可以用作第一細粒層240。硅納米晶體可以用作第一導電細粒245。第二細粒層260包含滿足庫侖阻塞條件的第二導電細粒265。通過加熱a_Si而晶化的層可以用作第二細粒層260。硅納米晶體可以用作第二導電細粒265。第三細粒層280包含滿足庫侖阻塞條件的第三導電細粒285。通過加熱a_Si而晶化的層可以用作第二細粒層280。硅納米晶體可以用作第二導電細粒285。第二導電細粒265的平均顆粒直徑大于第一導電細粒245的平均顆粒直徑和第三導電細粒285的平均顆粒直徑。第一導電細粒245、第二導電細粒265以及第三導電細粒285中的每一個的顆粒直徑都可以統一。多晶硅或氮化硅膜可以用作電荷存儲膜300。當將氮化硅膜用作電荷存儲膜300時，該電荷存儲膜300的厚度大約為5nm。n+多晶硅可以用作柵極電極320。參照圖2B和2C對制造半導體存儲器200的方法進行描述。
將具有Inm厚度(Tqx)的熱生長氧化硅膜230形成在硅襯底210上。通過CVD裝置將I. 5nm厚的a-Si層淀積在該熱生長氧化硅膜230上。接著，通過熱氧化將具有Inm厚度的氧化硅膜250形成在a-Si層的表面上。結果，該a-Si層的厚度變為lnm，使得該a_Si層夾在Inm厚的氧化硅膜之間。接著，將該a-Si層在氮氣中按950°C高溫退火，由此，形成包含一組硅微晶245的硅層240，該硅層具有和a-Si層的厚度大致相同的厚度。通過CVD裝置將2. 5nm厚的a_Si層淀積在該硅層240上。接著，通過熱氧化將Inm厚的氧化硅膜250形成在a-Si層的表面上。結果，該a-Si層的厚度變為2nm，使得該a_Si層夾在Inm厚的氧化娃膜之間。接著，將該a-Si層在氮氣中按950°C高溫退火，由此,形成包含一組娃微晶265的硅層260，該硅層具有和a-Si層的厚度大致相同的厚度(參見圖2B)。通過CVD裝置將2nm厚的a_Si層淀積在硅層260上。接著，通過熱氧化將Inm厚的氧化硅膜270形成在a-Si層的表面上。結果，該a-Si層的厚度變為I. 5nm,使得該a_Si層夾在Inm厚的氧化硅膜之間。接著，將該a-Si層在氮氣中按950°C高溫退火，由此形成包含一組硅微晶285的硅層280，該硅層具有和a-Si層的厚度大致相同的厚度。另外，在氮氣 中的退火條件可以被調節成，將硅微晶245、265以及285中的每一個的顆粒直徑控制成大致等于a-Si層的厚度。存在兩個理由，第一個理由是，a-Si層太薄以致于不能允許水平晶體生長。第二個理由是，硅微晶具有保持表面能最小化的晶態的趨勢。接著，通過LPCVD將具有IOnm厚度的多晶硅膜300 (電荷存儲膜)形成在硅層280上(參見圖2C)。通過LPCVD將具有IOnm厚度的氧化硅膜310形成在多晶硅膜300上。將具有200nm厚度的n+多晶硅層320(柵極電極)形成在氧化硅膜310上。接著，將抗蝕劑圖案用作掩模，以使將n+多晶硅層320整形成柵極電極。接著，將磷按5KeV的入射能以I X IO15CnT2的劑量植入，接著在1000°C執行退火達10秒鐘，以形成用作源極/漏極區的n+層220 (參見圖 2A)。對半導體存儲器200的操作原理進行描述。圖3A至3D是用于說明半導體存儲器200的操作原理的視圖。因導電細粒中的庫侖阻塞效應和量子限制而造成的能壘AE隨著導電細粒的顆粒直徑變小而變高。因此，第一導電細粒245的AE高于第二導電細粒265的AE1和第三導電細粒285的AE2。第二導電細粒265的A E1低于第一導電細粒245的A E和第三導電細粒285的AE2。第三導電細粒285的AE2采用第一導電細粒245的AE與第二導電細粒265的AE1之間的尺寸(參見圖3A)。因為第二細粒層260具有如上所述的最低能壘，所以電子在寫入/擦除之后仍保持在第二細粒層260中。在寫入/擦除之后，電子經由相應細粒層裝入和取出。為此，位于細粒層中的電子剛好在寫入/擦除之后為追求更低能態而出去。位于第一細粒層240中的電子直接去往溝道區或第二細粒層260。位于第三細粒層280中的電子去往電荷存儲膜300或中間第二細粒層260。然而，位于第二細粒層260中的電子處于比兩側的能態更低的能態下。因此，電子長期位于第二細粒層260中。結果，第二細粒層260的電勢如圖3B所示增加。因此，能壘的高度在存儲電荷時有效地增加。因此，電荷保持特性指數性地改進，而不需要縮減導電細粒的顆粒直徑。半導體存儲器200可以獲得針對該隧穿電場的大隧穿電流增加率。當將隧穿電場F施加至寫入方向時，第三細粒層280的能量在其中隧穿電場F滿足Few = (AE2-AE1)/(q Tox3)的地方變得低于第二細粒層260的能量，其中，Frat示出電場，q示出了基本電荷，而Tra3示出了第三隧道絕緣膜270的厚度(參見圖3C)。當隧穿電場F超出？ 時，位于第二細粒層260中的電子去往具有更低能量的第三細粒層280，并且接著去往具有進一步更低能量的電荷存儲膜300。結果，第二細粒層260的電勢變低，使得以電場？ 作為邊界，在寫入下的有效能壘的高度變低(參見圖3D)。因此，隧穿電流指數性地增加(圖4)。圖4示出了隧穿電流密度與隧穿電場F之間的關系。虛線示出了圖IA所示半導體存儲器100中的隧穿電流密度與隧穿電場F之間的關系。實線示出了本示例性實施例中的隧穿電流密度與隧穿電場F之間的關系。半導體存儲器200可以在不需要縮減細粒層中的導電細粒的顆粒直徑的情況下， 在信息保持方面改進。而且，可以使隧穿電流針對隧穿電場的增加的增加率變大。針對第一隧道絕緣膜230、第二隧道絕緣膜250、第三隧道絕緣膜270以及第四隧道絕緣膜290中的每一個的厚度都為Inm的情況進行了描述。然而，如果每一個隧道絕緣膜的厚度不大于氧化硅膜的厚度2nm，以使發生直接隧穿現象，則因氧化物膜本身的隧穿電阻較低而可以在保持高速寫入/擦除的同時期望電荷保持改進效果。如果每一個隧道絕緣膜的厚度不大于I. 5nm，則因氧化物膜本身的隧穿電阻更低而可以期望進一步的效果。如果第四隧道絕緣膜290厚于2nm，則可以期望該效果。圖5示出了其中第四隧道絕緣膜290較厚的示例。在此，第四隧道絕緣膜290的厚度為4nm。例如，該厚隧道絕緣膜290可以按通過LPCVD層壓第四隧道絕緣膜290的這種方式來形成。即使在這種情況下，電子在寫入/擦除之后仍保持在第二細粒層260中。因此，有效能壘在保持電荷時變高的事實和圖3A至3D所述的情況相同。當將向寫入方向施加電場F時，按和圖3A至3D所述情況相同的方式，第三細粒層280的能量在其中電場F滿足Few =( A E2- A E1) / (q. Tox3)的地方變得低于第二細粒層260的能量(參見圖6A)。因此，第二細粒層260的電勢縮減(參見圖6B)。存在兩個理由，第一個理由是，第二細粒層260中剩余的電子去往第三細粒層280。第二個理由是，第二細粒層260中剩余的電子部分地去往具有更低能量的電荷存儲膜300。因此，以Frat作為邊界寫入下的有效能降低，以使得以F 作為邊界隧穿電流增加，如圖4所
/Jn o下面，對控制半導體存儲器200中剩余的電子的方法進行描述。當電子通過擦除操作從電荷存儲膜300隧穿至溝道區側時，第一細粒層240具有最高能壘。因此，當將恰當擦除電場施加至半導體存儲器200時(如圖7所示)，可以在第一細粒層240與第一細粒層260之間形成能壘。因此，當調節擦除電壓和擦除時間時，可以控制第二細粒層260中剩余的電子。例如，當擦除電壓按兩個步驟施加時，一個步驟用于將剩余電子植入到中間硅微晶層中的主要目的，而另一步驟用于擦除所存儲電子的目的，可以在擦除操作之后，更充分地控制剩余電子?？上氲降氖?，寫入電壓和寫入時間可以被調整到達某一程度，以控制寫入操作之后剩余的電子。然而，在這種情況下，存在因如圖7所示能壘在寫入時幾乎未形成而更難于控制剩余電子的可能性。例如，當通過多個階段確定寫入完成時，所述多個階段按在需要的情況下，恰好在出于寫入的主要目的的電壓施加之后，添加施加少量圖7所示的容易剩余的擦除方向電壓(出于將剩余電子植入到中間硅微晶層中的目的)的階段的這種方式而設置，可以在寫入之后，更充分地控制剩余電子。順便提及，即使在第一細粒層240和第三形細粒層280彼此替換的構造中，也可以調節電壓值和電壓施加時間，以控制第二細粒層260中剩余的電子。半導體存儲器200因如圖7所示設置在溝道區側上高的能壘而適于提升隧穿電流沿寫入方向針對隧穿電場增加的速率。這是因為其容易控制在如圖7所示的擦除操作之后的剩余電子。另一方面，具有在電荷存儲膜300側上高的能壘的半導體存儲器適于提升隧穿電流沿擦除方向針對隧穿電場增加的速率。(第二示例性實施例)圖8示出了根據第二示例性實施例的半導體存儲器400。半導體存儲器400與半導體存儲器200的不同之處在于，第一細粒層240和第三形細粒層280彼此替換。MONOS(金屬氧化物氮化物氧化物半導體)被假定為半導體存儲器400。對制造半導體存儲器400的方法進行描述。將具有Inm厚度(Tox)的熱生長氧化硅膜230形成在硅襯底210上。通過CVD裝置將2nm厚的a-Si層淀積在該熱生長氧化硅膜230上。接著，通過熱氧化將具有Inm厚度的熱生長氧化硅膜250形成在a-Si層的表面上。結果，該a-Si層的厚度變為I. 5nm,使得該a-Si層夾在Inm厚的氧化娃膜之間。接著，將該a-Si層在氮氣中按950°C高溫退火，由此，形成包含一組娃微晶的娃層280，該硅層具有和a-Si層的厚度大致相同的厚度。通過CVD裝置將2. 5nm厚的a_Si層淀積在該熱生長氧化硅層250上。接著，通過熱氧化將Inm厚的氧化硅膜270形成在a_Si層的表面上。結果，該a-Si層的厚度變為2nm，使得該a_Si層夾在Inm厚的氧化硅膜之間。接著，將該a-Si層在氮氣中按950°C高溫退火，由此，形成包含一組硅微晶的硅層260，該硅層具有和a-Si層的2nm厚度大致相同的厚度。通過CVD裝置將I. 5nm厚的a_Si層淀積在該硅層260上。接著，通過熱氧化將Inm厚的氧化硅膜290形成在a_Si層的表面上。結果，頂部a-Si層的厚度變為lnm,使得該頂部a_Si層夾在Inm厚的氧化娃膜之間。接著，將該頂部a-Si層在氮氣中按950°C高溫退火，由此，形成包含一組硅微晶的硅層240，該硅層具有和a-Si層的I. 5nm厚度大致相同的厚度。另外，在氮氣中的退火條件可以被調節成，將硅微晶245、265以及285中的每一個的顆粒直徑控制成大致等于a_Si層的厚度。存在兩個理由，第一個理由是，a-Si層太薄以致于不能允許水平晶體生長。第二個理由是，硅微晶具有保持表面能被最小化的晶態的趨勢。接著，通過LPCVD將具有5nm厚度的氮化硅膜300 (用作電荷存儲層)形成在氧化硅層290上。接著，通過LPCVD將具有IOnm厚度的氧化硅膜310形成在其上。通過CVD將具有200nm厚度的n+多晶硅層320(用作柵極電極)形成在氧化硅膜310上。接著，將抗蝕劑圖案用作掩模，以使將n+多晶硅層320整形成柵極電極。接著，將磷按5KeV的入射能以IX IO15CnT2的劑量植入，接著在1000°C執行退火達10秒鐘，以形成用作源極/漏極區(參見圖8)的n+層220。對半導體存儲器400的操作原理進行描述。圖9A至9D是用于說明半導體存儲器400的操作原理的視圖。、
因導電細粒中的庫侖阻塞效應和量子限制而造成的能壘AE隨著導電細粒的顆粒直徑變小而變高。因此，第三導電細粒245的AE2最高。第一導電細粒285的AE和第二導電細粒265的AE1接連更小(參見圖9A)。因為第二細粒層260具有如上所述的最低能壘，所以電子在寫入/擦除操作之后仍保持在第二細粒層260中。在寫入/擦除操作，電子經由相應細粒層裝入和取出。為此，位于細粒層中的電子剛好在寫入/擦除操作之后通常為追求更低能態而出去。例如，位于第三細粒層240中的電子去往電荷存儲膜300或第二細粒層260。然而，在圖9A的狀態下，位于第二細粒層260中的電子處于比兩側的能態更低的能態下。因此，電子長期位于第二細粒層260中。 結果，第二細粒層260的電勢如圖9B所示增加。因此，能壘的高度在仍保 持電荷時有效地增加。因此，電荷保持特性指數性地改進，而不需要縮減導電細粒的顆粒直徑?？梢詫崿F隧穿電流針對隧穿電場的增加的高增加率。當將隧穿電場F施加至擦除方向時，第一細粒層280的能量在其中隧穿電場F滿足Fra = (AE-AE1)/(q Tox2)的地方變得低于第二細粒層260的能量，其中，q示出基本電荷，而Tqx2示出了第二隧道絕緣膜250的厚度(參見圖9C)。當電場超出匕6時，第二細粒層260中剩余的電子去往具有更低能量的第一細粒層280，并且接著去往具有進一步更低能量的溝道區側。結果，第二細粒層260的電勢變低，以使在擦除時有效能壘的高度變低(參見圖9D)。因此，隧穿電流針對如圖10所示的擦除電場F指數性地增加。因為與根據第一示例性實施例的半導體存儲器200相反地，半導體存儲器400具有在如圖9A所示的電荷存儲部側高的能壘，所以半導體存儲器400適于增加沿擦除方向的隧穿電流針對隧穿電場的增加的增加率。這是因為關于半導體存儲器200相反地，其容易控制在寫入操作之后的剩余電子。半導體存儲器400可以在不需要縮減隧道絕緣膜中的導電微晶的顆粒直徑的情況下，在電荷保持特性方面改進。而且，半導體存儲器400適于獲得隧穿電流針對隧穿電場的增加的高增加率。具體來說，容易消除因MONOS結構中的慢擦除而造成的擦除飽和。這是因為其容易改進沿擦除方向的隧穿電流。針對第一隧道絕緣膜230、第二隧道絕緣膜250、第三隧道絕緣膜270以及第四隧道絕緣膜290中的每一個的厚度都為Inm的情況對第二示例性實施例進行了描述。然而，如果每一個隧道絕緣膜的厚度不大于2nm，以使發生直接隧穿現象，則可以期望該效果。圖11是示出其中第一隧道絕緣膜230較厚的情況的視圖。例如，第一隧道絕緣膜230的厚度為3nm。例如，當第一隧道絕緣膜230為氧化硅膜時，可以按通過熱氧化使第一隧道絕緣膜230變厚的這種方式來形成3nm厚的氧化物。即使在這種情況下，電子也在寫A /擦除操作之后仍保持在第二細粒層260中。因此，以滿足Fm =( A E- A E1) / (q Tox2)的電場F作為邊界，在擦除時的有效能縮減。順便提及，電荷存儲膜300可以用如圖12所示的浮置柵極多晶硅替換。即使在半導體存儲器400中，如果在如圖9B所示的擦除之后存在仍保持在第二細粒層260中的電子，則當沿寫入方向的電場如圖13A所示滿足Frat= (AE2-AE1)Z(Q-Tox3)時，剩余電子去往第三細粒層280，并且進一步去往電荷存儲膜300。因此，如圖13B所示，第二細粒層260的電勢縮減，以使寫入時的有效能壘降低。因此，即使在半導體存儲器400中，當控制在擦除之后第二細粒層260中剩余的電子時，沿寫入方向的隧穿電流可以如圖4所示以Frat作為邊界增加。可以和在第一示例性實施例中在寫入之后控制剩余電子的方式相同地，基于電壓值和施加時間，并且在需要的情況下基于多個電壓施加步驟，在確定擦除/寫入完成時控制擦除操作之后的剩余電子。如上所述，半導體存儲器400可以在不需要縮減每一個隧道絕緣膜中的導電微晶的顆粒直徑的情況下，在電荷保持特性方面改進，并且可以實現隧穿電流針對隧穿電場的增加的高增加率。這是因為在寫入/擦除操作之后，電子可以仍保持在包含具有最大顆粒直徑的導電細粒的第二細粒層260中。(第三示例性實施例)
圖14示出了根據第三示例性實施例的半導體存儲器500。半導體存儲器500與半導體存儲器200的不同之處在于，第一細粒層280的顆粒直徑等于第三細粒層510的顆粒直徑。第三細粒層510包含第一導電細粒285。即，第二細粒層260夾在包含具有相同顆粒直徑的導電細粒285的兩個層之間。在這種情況下，在溝道區側和電荷存儲膜300側上形成具有相同高度的能壘，而低能壘位于第二細粒層260中(參見圖15A)。因為在寫入/擦除操作之后電荷可以仍保持在第二細粒層260中，所以第二細粒層260的電勢增加。結果，電荷保持特性可以指數性地改進(參見圖15B)。用于寫入的電流以寫入電場Few作為邊界增加(參見圖15C和15D)的事實和用于擦除的電流以Fra作為邊界增加的事實與第一和第二示例性實施例相同。至于控制剩余電子，可以基于寫入/擦除電壓值和施加時間來控制剩余電子的事實和可以在需要時基于多個電壓施加步驟來進一步控制剩余電子的事實與第一和第二示例性實施例相同。(條件描述)根據前述示例性實施例的半導體存儲器使用根據隧道絕緣膜內部的導電細粒中的載流子限制效應而形成的能級。例如，導電細粒是硅納米晶體。S卩，在因導電細粒而造成的能壘AE的范圍中不存在量子力學狀態。因此，例如，在電荷保持狀態的情況下，電荷沒有岔路選項，但超出能魚AE0根據前述示例性實施例的半導體存儲器使用這種原理。如果因導電細粒而造成的能壘A E高于熱波動kBT (其中，kB是玻爾茲曼常數，T是絕對溫度，而kBT在室溫下大約為26meV)，則可以有效地表達這種原理。當導電細粒由金屬材料制成時，AE取決于庫侖阻塞能。當導電細粒由半導體材料制成時，AE取決于庫侖阻塞能和量子限制能。如果每一個導電細粒都被整形得像球體或接近球體，則作為主要因子之一的庫侖阻塞能被給定為大約q/(2 e d)。這里，d是每一個導電細粒的顆粒尺寸(直徑)，q是基本電荷，而e是隧道絕緣膜材料的介電常數。這可以用于估計每一個導電細粒的顆粒直徑d的希望范圍。優選的是，在前述示例性實施例中使用的每一個導電細粒的顆粒直徑d滿足q/ (2 e d) > kBT,即，d < dmax = q/ (2 e kBT)。當隧道絕緣膜為氧化娃膜時,dmax等于30nmo下面，對第二細粒層260的能量AE1的上限或包含在第二細粒層260中的第二導電細粒265的顆粒直徑Cl1的下限進行描述。能量AE1低于溝道區側上的導電細粒的能量AE并且低于電荷存儲膜側上的能量AE2。這是因為包含在第二細粒層260中的導電細粒的顆粒直徑最大。按這種方式，電荷保持特性和隧穿電流特性都得以改進。當滿足關系min(AE，A E2) - A E1 > kBT時，AE1有效地充任低能級。這里，min(AE, AE2)意指AE和AE2中的較小者。在d是第一導電細粒245的顆粒直徑、(12是第三導電細粒285的顆粒直徑，而Cl1是第二導電細粒265的顆粒直徑時，獲得關系q/(2 e d)-q/(2Ji e (I1) > kBT和q/ (2 31 e d2)-q/(2 e (I1) > kBT。第二導電細粒 265 的顆粒直徑(I1 滿足(I1 > max(d，d2)/(l-kBT/[q/{2 e max (d, d2)} ]) = max (d, d2) / (I-max (d, d2) /dmax) 這里，max (d, d2)意指d和d2中的較大者。當隧道絕緣膜為氧化娃膜時，基于d x = q/ (2 e kBT) = 30nm獲取 Cl1 > max (d, d2) / [l_max (d, d2) / (30nm)]。為何獲得前述示例性實施例的效應的理由在于，包含在第二細粒層260中的第二導電細粒265的顆粒直徑最大。即，這是因為剩余電子位于第二細粒層260中。然而，當min( AE, A E2) - A E1等于熱波動kBT = 26meV時,幾乎不能穩定地定位剩余電子。即，當第二細粒層260的能量與電荷存儲部中的信息電荷量無關地低時，可以穩定地定位剩余電子。盡管從定位剩余電子的觀點來看，優選的是，第二細粒層260的能量即使在電荷保持時也較低，但可以基于因信息電荷而造成電荷存儲膜的電勢增加，將量級為l[MV/cm]的電場施加在處于電荷保持中的隧道絕緣膜上。例如，當將l[MV/cm]的電場施加在具有Inm厚度的氧化硅膜上時，獲得0. IeV的能量差。因此，低于0. IeV的26meV因第二細粒層260的能量在充電保持時較低而不足。因此，還優選的是，min(AE，AE2)與AEii間的能量差不低于0. IeV0即，獲得關系AE1 < min( AE，AE2)_0.1eV。顆粒直徑(I1 滿足(I1 > max (d, d2) /[1-0. leV/{q/(2 e .max (d, d2))}]。例如，當隧道絕緣膜為氧化娃膜時,獲得(I1 > max (d,d2) / [1-max (d, d2) / (8. 5nm)]。當min(AE，AE2)與A E1之間的能量差不低于0. 2eV時，第二細粒層260的能量即使在電荷保持下也變得更穩定。即，獲得關系AEiSmir^AE，AE2)_0.2eV。顆粒直徑(I1 滿足(I1 > max(d, d2)/[l-0. 2eV/{q/(2 e max (d, d2))}]。例如，當隧道絕緣膜為氧化娃膜時，獲得(I1 > max (d, d2) / [l_max (d, d2) /4nm]。下面，對第二細粒層260的能量AE1的下限或包含在第二細粒層260中的第二導電細粒265的顆粒直徑Cl1的上限進行描述。當第二導電細粒265的能量AE1太低時，其可能難于獲得足夠效果。即，當第二導電細粒265的顆粒直徑無限大時，第二細粒層260本身用作存儲電荷的浮置柵極。即，必要的是，令人滿意地用作電荷存儲狀態的、不高于熱波動能量26meV的能態在第二細粒層260中不存在。即，能量AE1必須滿足關系AE1 > 26V,而顆粒直徑Cl1必須丨兩足關系(I1〈 dmax。另外，即使在電荷保持下也施加量級為I [MV/cm]的電場。例如，當將I [MV/cm]的電場施加在具有Inm厚度的氧化硅膜上時，獲取0. IeV的能量差。因此，當A E1SzemeV時，用作電荷存儲狀態的、不高于熱波動能量26meV的能態在第二細粒層260中存在。因此，獲取關系AE1 > 0. IeV和Cl1 < q/[2Ji e (0. IeV)]。例如，當隧道絕緣膜為氧化硅膜時，(I1小于8. 5nm。而且，優選的是，獲取關系A E1 > 0. 2eV和(I1 < q/[2 n e (0. 2eV)]。例如，當隧道絕緣膜為氧化硅膜時，Cl1小于4nm。優選的是，隧道絕緣膜盡可能薄。這是因為寫入/擦除操作可以按高速執行。另夕卜，在前述示例性實施例中，能壘隨著導電細粒的尺寸變小而變高。為此，可以充分改進電荷保持特性。當隧道絕緣膜的厚度不大于2nm時，因氧化物膜本身的電阻較低而可以獲取示例性實施例的前述效果。還優選的是，隧道絕緣膜的厚度被設置成不大于I. 5nm,以使其電阻變低。隧道絕緣膜的厚度的下限可以被設置成作為 原子間距離的0. 3nm，或者作為膜在大氣中自然氧化的厚度的0. 7nm。另外，即使第三隧道絕緣膜290的厚度如圖5所示增加，也可以增加寫入下的隧穿電流。另外，即使第一隧道絕緣膜230的厚度如圖11所示增加，也可以增加擦除下的隧穿電流。每一個細粒層都包含導電細粒。為此，能壘AE、AE1以及AE2中的每一個和顆粒直徑CUd1以及d2中的每一個具有分散分布。因此，AE、AEp AE^cUd1以及d2中的每一個都被視為平均值。在每一個導電細粒都被整形得像球體或接近球體的假定下，CUd1以及d2中的每一個都被視為直徑。然而，在嚴格意義上，并不是每一個導電細粒都總是被整形得像球體。當每一個導電細粒被整形得像球體時，與顆粒直徑d相對應的自電容為Cself = e d。因此，庫侖阻塞能大約給定為q/ (2Cself) = q/ (2 3i e d)。當每一個導電細粒不像球體時,有效顆粒直徑d可以基于根據導電細粒的形狀而確定的自電容Cs6lf由d = CS6lf/U e)指定。在前述示例性實施例中，使用通過加熱a-Si所獲取的硅微晶層。然而，硅微晶層可以在高溫下通過LPCVD直接形成。當隧道絕緣膜中的硅納米顆粒層的硅微晶表面密度太低時，不能表達充分效果。硅的靜電屏蔽長度大約為10nm。因此，當溝道區上的表面密度不低于I/(20nm)2 (2. 5X IO11CnT2)時，在沒有靜電屏蔽的情況下，溝道區的大致全部表面受硅納米晶體層壓結構影響。因此，可以期望該效果。在其中諸如氮化硅膜的俘獲膜或諸如多晶硅的浮置柵極被用作電荷存儲膜的示例的情況下進行了描述。然而，電荷存儲膜可以設置為硅納米晶體。在這種情況下，優選的是，電荷存儲膜中的硅納米晶體的顆粒直徑大于隧道絕緣膜中的任何硅納米晶體的顆粒直徑。當電荷存儲膜中的硅納米晶體層的硅微晶表面密度太低時，不能表現充分效果。硅的靜電屏蔽長度大約為10nm。因此，當溝道區上的表面密度不低于I/(20nm)2 (2. 5 X IO11CnT2)時，在沒有靜電屏蔽的情況下，溝道區的大致全部表面受硅納米晶體層壓結構影響。因此，可以期望該效果。如上參照圖4所述，在根據前述示例性實施例的半導體存儲器中，寫入下的隧穿電流以F 作為邊界增力卩。關于這一點，對AE2與AEii差的范圍進行描述。在NAND閃速存儲器中，即使在處于非選定字線上的半導體存儲器單元中，也在寫入/讀取操作下電連接位線。為此，施加低于寫入電壓的正(plus)柵極電壓，以獲取轉移態。優選的是，隧穿電流低以獲得在隧道場F低于該轉移態隧道場時的電荷保持的優點，而隧穿電流高以獲得在隧道場F高于轉移態隧道場時寫入的優點。S卩，當圖4所示的F 被設置成不小于轉移態電場時，可以保持小于轉移態電場的電荷保持，并且可以增加寫入時的電流。轉移態應力柵極電場從大約6[MV/cm]至大約7 [MV/cm]。因此，6 [MV/cm] ^ Fcw ^ 7 [MV/cm]或 6 [MV/cm] ( Fcw 優選。因為存在應力柵極電場可以從大約5 [MV/cm]至大約8 [MV/cm]的可能性,所以5 [MV/cm] ^ Fcw ^ 8 [MV/cm]或5[MV/cm]彡？ 更優選?？梢栽跍y量半導體存儲器的特性，實際上測量寫入/擦除特性時，指定F 或Fre的值。(第四示例性實施例)圖16示出了根據第四示例性實施例的半導體存儲器600。半導體存儲器600與半導體存儲器200的不同之處在于，在第四隧道絕緣膜290上接連形成第四細粒層610、第五隧道絕緣膜620、第五細粒層630以及第七隧道絕緣膜640。第四細粒層610包含第四導電細粒615。第五細粒層630包含第五導電細粒635。具體來說，在第四隧道絕緣膜290上形成具有2nm顆粒直徑的硅微晶層610、具有Inm厚度的氧化硅膜620、具有Inm顆粒直徑的硅微晶層630以及具有Inm厚度的氧化硅膜640。包含在第四細粒層610中的第四導電細粒615的顆粒直徑大于包含在第三細粒層280中的第三導電細粒285的顆粒直徑，并且大于包含在第五細粒層630中的第五導電細粒 635的顆粒直徑。第三導電細粒285的顆粒直徑大于第五導電細粒635的顆粒直徑。第二細粒層260中的第二導電細粒265的顆粒直徑在半導體存儲器600中的第一細粒層240與第三細粒層280之間最大。第四細粒層610中的第四導電細粒615的顆粒直徑在第三細粒層280與第五細粒層630之間最大。因此，因為電荷仍保持在第二細粒層260和第四細粒層610中，所以可以改進電荷保持特性。而且，因為剩余電子在寫入時離開第二細粒層260去往電荷存儲膜300，所以可以增加寫入電流。另一方面，因為剩余電子在擦除時離開第四細粒層610去往溝道區側，所以可以增加擦除電流。因而，當中間細粒層中的導電細粒的顆粒直徑在三個細粒層當中最大時，可以獲取該示例性實施例的效果。盡管前述示例性實施例示出了其中將硅用作半導體襯底的情況，但可以使用另一半導體。盡管前述示例性實施例示出了其中氧化硅膜被用作每一個隧道絕緣膜的情況，但即使使用另一絕緣材料，也可以獲取和上述相同的效果。盡管前述示例性實施例示出了其中將氮化硅膜或n+多晶硅用作電荷存儲部的情況，但可以使用包含大量載流子陷阱的另一俘獲層材料或另一電極材料。然而，優選的是，電荷存儲部的能級低于隧道絕緣膜中的任何細粒層的能級。如果電荷存儲部的能級高于某一細粒層的能級，則相對能量差改變，以得到致使不能獲得足夠效果的電荷保持的不利情況。盡管前述示例性實施例示出了其中氧化硅膜被用作塊絕緣膜的情況，但可以使用另一絕緣膜材料。盡管在將包含硅納米晶體的隧道絕緣膜視為示例時對前述示例性實施例進行了描述，但當按相同方式設計層疊層結構和顆粒直徑差異時，即使針對另一材料導電細粒(稱為導電納米顆粒)，也可以獲取該示例性實施例的效果。每一個隧道絕緣膜都可以存在于細粒層中包含的導電細粒之間。盡管前述示例性實施例示出了其中所有信息電荷提供源是溝道區的情況，但可以將柵極電極用作信息電荷提供源。在這種情況下，將隧道絕緣膜形成在電荷存儲膜的柵極側上，而將塊絕緣膜形成在電荷存儲膜的溝道側上。盡管上面已經對本發明的幾個實施例進行了描述，但只是示例，而不應被理解為對本發明范圍的限制。這些新穎實施例中的每一個都可以按其它各種形式來實踐，并且在不脫離本發明的精神和范圍的情況下，其部件可以省略，被其它部件替換，或者按各種方式 改變。這些修改例也被包括在如要求保護的本發明及其等同物中。
權利要求
1.一種半導體存儲器，該半導體存儲器包括 具有溝道區的半導體襯底； 第一隧道絕緣膜，形成在所述半導體襯底的所述溝道區上； 第一細粒層，形成在所述第一隧道絕緣膜上，所述第一細粒層包括滿足庫侖阻塞條件的多個第一導電細粒； 第二隧道絕緣膜，形成在所述第一細粒層上； 第二細粒層，形成在所述第二隧道絕緣膜上，所述第二細粒層包括滿足所述庫侖阻塞條件的多個第二導電細粒，其中，所述多個第二導電細粒的平均顆粒直徑大于所述多個第一導電細粒的平均顆粒直徑； 第三隧道絕緣膜，形成在所述第二細粒層上； 第三細粒層，形成在所述第三隧道絕緣膜上，所述第三細粒層包括滿足所述庫侖阻塞條件的多個第三導電細粒，其中，所述多個第三導電細粒的平均顆粒直徑小于所述多個第二導電細粒的平均顆粒直徑； 第四隧道絕緣膜，形成在所述第三細粒層上； 電荷存儲膜，形成在所述第四隧道絕緣膜上； 塊絕緣膜，形成在所述電荷存儲膜上；以及 柵極電極，該柵極電極形成在所述塊絕緣膜上。
2.根據權利要求I所述的半導體存儲器， 其中，所述第二隧道絕緣膜或所述第三隧道絕緣膜被形成為使得其隧穿電阻低于具有2nm厚度的氧化硅膜的隧穿電阻。
3.根據權利要求I所述的半導體存儲器， 其中，所述第一導電細粒、所述第二導電細粒以及所述第三導電細粒由硅納米晶體制成。
4.根據權利要求I所述的半導體存儲器，其中，所述第一至第四隧道絕緣膜由氧化硅月吳制成。
5.根據權利要求I所述的半導體存儲器，其中， 所述第一細粒層、所述第二細粒層以及所述第三細粒層被形成為滿足由下式表示的關系 min ( A E, A E2) - A E1 > kBT, 其中AE1是用于對所述第二細粒層中的一個電子充電的平均能量；AE是用于對所述第一細粒層中的一個電子充電的平均能量；△ E2是用于對所述第三細粒層中的一個電子充電的平均能量；kB是玻爾茲曼常數；而T(K)是溫度。
6.根據權利要求I所述的半導體存儲器，其中， 所述第一細粒層、所述第二細粒層以及所述第三細粒層被形成為滿足由下式表示的關系 min ( AE, A E2) - A E1 > 0. IeV ;或 min ( A E, A E2) - A E1 > 0. 2eV, 其中AE1是用于對所述第二細粒層中的一個電子充電的平均能量；AE是用于對所述第一細粒層中的一個電子充電的平均能量；而△ E2是用于對所述第三細粒層中的一個電子充電的平均能量。
7.根據權利要求I所述的半導體存儲器，其中， 所述第一導電細粒、所述第二導電細粒以及所述第三導電細粒被形成為滿足由下式表示的關系 Cl1 > max (d, d2) / (l_kBT/ [q/ {2 n e max (d, d2)}])， 其中噸是所述第二導電細粒的平均顆粒直徑；d是所述第一導電細粒的平均顆粒直徑；d2是所述第三導電細粒的平均顆粒直徑；kB是玻爾茲曼常數；T(K)是溫度；而q是基本電荷。
8.根據權利要求I所述的半導體存儲器，其中， 所述第一導電細粒、所述第二導電細粒以及所述第三導電細粒被形成為滿足由下式表不的關系 Cl1 > max (d, d2) / (1-0. IeV/ [q/ {2 n e max (d, d2)}]);或 Cl1 > max (d, d2) / (1-0. 2eV/ [q/ {2 n e max (d, d2)}])， 其中噸是所述第二導電細粒的平均顆粒直徑；d是所述第一導電細粒的平均顆粒直徑；d2是所述第三導電細粒的平均顆粒直徑；q是基本電荷；而e是所述第一至第三隧道絕緣膜的介電常數。
9.根據權利要求I所述的半導體存儲器，其中， 所述第二細粒層以及所述第三細粒層被形成為滿足由下式表示的關系 5 [MV/cm] ( ( A E2- A E1) / (q Tox3) ( 8 [MV/cm]， 其中AE1是用于對所述第二細粒層中的一個電子充電的平均能量；AE2是用于對所述第三細粒層中的一個電子充電的平均能量；q是基本電荷，而Tm3是所述第三隧道絕緣膜的厚度。
10.根據權利要求I所述的半導體存儲器，其中， 所述第二細粒層以及所述第三細粒層被形成為滿足由下式表示的下列關系5 [MV/cm] ( (AE2-A E1) / (q Tox3)， 其中AE1是用于對所述第二細粒層中的一個電子充電的平均能量；AE2是用于對所述第三細粒層中的一個電子充電的平均能量；q是基本電荷，而Tm3是所述第三隧道絕緣膜的厚度。
11.根據權利要求I所述的半導體存儲器，其中，所述第一至第四隧道絕緣膜的厚度彼此相等，并且所述多個第一導電細粒至多個第三導電細粒中的顆粒直徑彼此相等。
全文摘要
本發明公開了一種半導體存儲器。在一個實施方式中，提供了一種半導體存儲器，該半導體存儲器包括具有溝道區的半導體襯底；形成在所述溝道區上的第一隧道絕緣膜；處于所述第一隧道絕緣膜上的第一細粒層，所述第一細粒層包括第一導電細粒；處于所述第一細粒層上的第二隧道絕緣膜；處于所述第二隧道絕緣膜上的第二細粒層，所述第二細粒層包括第二導電細粒；處于所述第二細粒層上的第三隧道絕緣膜；處于所述第三隧道絕緣膜上的第三細粒層，所述第三細粒層包括第三導電細粒。所述第二導電細粒的平均顆粒直徑大于所述第一導電細粒的平均顆粒直徑和所述第三導電細粒的平均顆粒直徑。
文檔編號H01L29/06GK102683387SQ20121006978
公開日2012年9月19日 申請日期2012年3月16日 優先權日2011年3月16日
發明者大場竜二 申請人:株式會社東芝