成像傳感器設(shè)備的制作方法【專利摘要】一種成像傳感器，該成像傳感器具有以行和列的形式的像素傳感器的陣列，該陣列包括：多個拼接塊，每個拼接塊包括被排布在至少一個行組中的多個像素傳感器；尋址線的第一和第二組，其中每個拼接塊中像素傳感器和尋址線的布置是相同的。行尋址電路沿與像素傳感器的行相平行的陣列的邊緣被排布，通過使用第一組尋址線被耦接到像素傳感器以執(zhí)行行尋址動作；組尋址電路沿陣列的同一邊緣被排布，通過使用第二組尋址線中的至少一些被耦接到像素傳感器以執(zhí)行組尋址動作。每個拼接塊結(jié)合行尋址動作和組尋址動作，以同時選擇一個拼接塊的一個行組中的僅一行。【專利說明】成像傳感器設(shè)備【
技術(shù)領(lǐng)域：
】[0001]本發(fā)明涉及成像傳感器設(shè)備、合成成像傳感器設(shè)備以及制造這種成像傳感器設(shè)備和合成成像傳感器設(shè)備的方法。【
背景技術(shù)：
】[0002]成像傳感器陣列在各種不同的應(yīng)用中被使用。在一些應(yīng)用(例如醫(yī)療X射線成像、望遠(yuǎn)鏡焦平面和同步加速器中的X射線檢測器)中，大的陣列區(qū)域尺寸是比較理想的。在實踐中，這種大的檢測區(qū)域可以通過拼貼數(shù)個較小的檢測器單元來實現(xiàn)。為避免圖像的部分的丟失，每個單獨的單元之間的間隙應(yīng)當(dāng)盡可能地小。[0003]通常，所使用的是CMOS圖像傳感器或者鍵合到CMOS讀出芯片的半導(dǎo)體檢測器。CMOS成像傳感器(CIS)是能夠感測電磁輻射(通常是光)并將電磁輻射轉(zhuǎn)化為可讀輸出電壓的像素化的電子設(shè)備。在標(biāo)準(zhǔn)CIS中，每個像素將所接收到的輻射轉(zhuǎn)換成電壓并存儲該電壓直到讀出階段。圖1示出公知類型的CIS10。這包括:多個像素20;行尋址電路30;行尋址信號線35;讀出電路40和讀出信號線45。在讀出期間，行通過使用位于沿所述設(shè)備的一個邊緣的行電路30被尋址。在該行中的所有的像素沿相應(yīng)的列讀出線45被讀出。不同列中的每個像素被耦接到同樣的讀出線45。為了產(chǎn)生均勻的圖像，希望所有的像素都相同。[0004]在檢測器的CMOS部分，因此控制和讀出電子設(shè)備通常在傳感器陣列的至少兩側(cè)被提供。如圖1中所示出的，在行尋址電路的底部通常提供讀出放大器和列控制電路，在左側(cè)通常提供行尋址電路。鑒于存在于這些兩側(cè)的電路，使用這兩側(cè)來拼貼傳感器陣列的任何嘗試將在所得的合成陣列中導(dǎo)致顯著的間隙。如果傳感器陣列是正方形的且僅需要2x2的拼貼，則這些間隙不會引起問題。[0005]然而，越來越期望更大的成像傳感器。鑒于上面所討論的限制，這是難以實現(xiàn)的。用于增加可裁剪(cuttable)側(cè)(即，像素陣列的側(cè)面，沿該側(cè)面沒有置放電路并且其因此可以鄰接其它傳感器陣列以創(chuàng)建合成設(shè)備)的數(shù)量的公知的方法是沿像素陣列的同一邊置放尋址電路和讀出電路。例如，US-7009646考慮這種做法。[0006]為創(chuàng)建更大的合成傳感器，構(gòu)成復(fù)合傳感器陣列的單個傳感器陣列本身最好應(yīng)盡可能地大。可能的最大的傳感器是完整的CMOS晶圓大小，被稱為晶圓級。這種大規(guī)模單個設(shè)備通過使用稱為拼接的過程被生產(chǎn)。電路的相同的塊在傳感器上被重復(fù)。當(dāng)所有的電路塊都相同時，選擇像素傳感器的單個行帶來顯著的困難。[0007]當(dāng)拼接與將所有的電子電路僅置放在傳感器陣列的一邊的策略相結(jié)合時，還存在其它的挑戰(zhàn)。行尋址本質(zhì)上可以通過使用水平線被實現(xiàn)、并且本質(zhì)上可以通過使用垂直線被讀出的設(shè)備具有對稱的性質(zhì)。當(dāng)所有的電子電路沿單個邊緣被置放時，尋址和讀出都依賴于朝向基本上相同的線。像素傳感器和可以從其中選擇單個行的尋址線的重復(fù)布置是不容易的。此外，理想的是使用盡可能少的不同類型的重復(fù)單元(稱為拼接塊)生產(chǎn)所述傳感器陣列。這不僅導(dǎo)致設(shè)備更容易制造并且成本更低，而且還提高每個像素傳感器將相同的可能性。圖像質(zhì)量從而被提高。實現(xiàn)所有的這些目標(biāo)仍然是個難題。【
發(fā)明內(nèi)容】[0008]在這種背景下，本發(fā)明提供一種成像傳感器設(shè)備，包括:被布置成行和列的像素傳感器的陣列，該陣列包括:多個拼接塊(stitchingblock)，每個拼接塊包括被排布在至少一個行組中的多個像素傳感器；用于尋址像素傳感器的尋址線的第一和第二組，每個拼接塊中像素傳感器和尋址線的布置是相同的；在該陣列的外部的、沿與像素傳感器的行相平行的陣列的邊緣被排布的行尋址電路，該行尋址電路通過使用第一組尋址線被耦接到像素傳感器，并被配置為執(zhí)行行尋址動作，在該行尋址動作中每個拼接塊的每個行組中的單個相應(yīng)的行同時被尋址；在該陣列的外部的、沿與行尋址電路相同的陣列的邊緣被排布的組尋址電路，該組尋址電路通過使用第二組尋址線中的至少一些被耦接到像素傳感器，并被配置為執(zhí)行組尋址動作，在該組尋址動作中單個拼接塊的單個行組中的所有的行同時被尋址。每個拼接塊還被布置為結(jié)合行尋址動作和組尋址動作，使得一個拼接塊的一個行組中僅一行同時被選擇。[0009]因此，兩個尋址線被用于尋址像素傳感器的單個行。該像素傳感器被有利地分成跨所有的拼接塊的行組，每個行組可以包括跨多個行和至少一列的多個像素傳感器。每個行組優(yōu)選地具有其自己的尋址線。此外，尋址信號還被提供以標(biāo)識行組內(nèi)的行。這種尋址信號因此可以被提供給每個行組。第一組尋址線提供行尋址信號，第二組尋址線提供行組尋址信號。[0010]已經(jīng)認(rèn)識到，當(dāng)所有的尋址電路沿傳感器陣列的一個邊緣被置放時，僅使用一個信號來尋址單個行的像素導(dǎo)致不可能使用單個重復(fù)單元來制造的傳感器。與此相反，使用兩個尋址信號用于標(biāo)識行使得這種結(jié)構(gòu)成為可能。[0011]優(yōu)選地，每個拼接塊包括多個第二尋址線段，其中的至少一些各自被布置為與鄰近的拼接塊的相應(yīng)的第二尋址線段相耦接。相耦接的第二尋址線段形成第二組尋址線。因此，每個拼接塊被設(shè)計為與緊接地置放在它下面的拼接塊(如果有的話)和緊接地置放在它上面的拼接塊(如果有的話)相匹配。即使這樣，就它們的尋址線段而言拼接塊是相同的。這允許從較小的相同的片段來構(gòu)建大的結(jié)構(gòu)。[0012]更優(yōu)選地，在每個拼接塊中，每個行組具有耦接到它的單個相應(yīng)的第二尋址線段。拼接塊中其它的第二尋址線段可以各自被配置為與被置放在上面的拼接塊中的相應(yīng)的第二尋址線段相耦接。這可能導(dǎo)致拼接塊圖案，在該拼接塊圖案中那些被配置為耦接到另一拼接塊中相應(yīng)的第二尋址線段(該第二尋址線段具有配置，在該配置中線段的起點在拼接塊的底部處，線段的終點在拼接塊的頂部處)的第二尋址線段被橫向移位。這可能導(dǎo)致該第二尋址線段本質(zhì)上為階梯型或斜角型(diagonal)。[0013]有利的是，拼接塊被布置在至少一列中。在這種情況下，列應(yīng)當(dāng)被理解為指的是拼接塊，而不是像素傳感器。然后，在每個拼接塊中，拼接塊的列中的行組的數(shù)量可以不超過第二尋址線段的數(shù)量。如果每個行組被單獨尋址，則這可以應(yīng)用。可以認(rèn)為耦接到行組的拼接塊中第二尋址線段的數(shù)量與拼接塊中行組的數(shù)量相同。此外，應(yīng)當(dāng)理解，離行尋址電路和組尋址電路最近的拼接塊可能需要至少與整列中存在的行組的數(shù)量相同的的第二尋址線段。由于每個拼接塊具有第二尋址線段的同樣的圖案，應(yīng)當(dāng)領(lǐng)會拼接塊中第二尋址線段的數(shù)量限制列中所可以提供的行組的數(shù)量。可選擇地，第二尋址線段中的一些可能既不耦接到拼接塊中的任何像素傳感器也不耦接到耦接到像素傳感器的其它尋址線段。在一些實施例中，第二組尋址線可以被配置為使得單個第二尋址線耦接到一個以上的行組。[0014]有利的是，每個像素傳感器使用CMOS晶體管制造而成。可選擇地，每個像素傳感器是有源像素傳感器，盡管無源像素傳感器可以可替代地被使用。[0015]將行尋址動作與組尋址動作相結(jié)合可以通過使用邏輯電路(比如邏輯門)來實現(xiàn)。例如，每個拼接塊還可以包括用于拼接塊的每個像素傳感器的邏輯門。這種邏輯門可以被耦接到第一組尋址線中的相應(yīng)的一個和第二組尋址線的相應(yīng)的一個。這樣，盡管事實是兩個尋址信號是由在陣列外部的尋址電路提供的，但是單個尋址信號還是可以被提供給每個像素傳感器。有別于一些公知的成像傳感器，這意味著邏輯電路中的一些在像素傳感器內(nèi)被提供。其結(jié)果是，像素傳感器陣列的一部分被用于尋址電路，從而減小整體的像素傳感器的靈敏度。這部分可以很小。然而，然后可能導(dǎo)致一些圖像退化，但這可以被緩解。有利的是，多個邏輯門相對于拼接塊的它們的相關(guān)聯(lián)的像素傳感器的位置可能不全部相同。如果邏輯門的位置都是相同的，則在圖像上圖案可能是明顯的。然而，理想的是，對于每個拼接塊，拼接塊內(nèi)的邏輯門的布置是相同的。優(yōu)選地，每個拼接塊中多個邏輯門的位置被分布為偽隨機(jī)的。這可能導(dǎo)致改善的圖像質(zhì)量，因為對隨機(jī)或偽隨機(jī)的退化做出的補(bǔ)償可以比對圖案中的退化做出的補(bǔ)償更有效。[0016]行尋址電路和組尋址電路可以通過使用分開的功能元件或作為集成邏輯或電路結(jié)構(gòu)的一部分被提供。[0017]可選擇地，每個拼接塊包括被排布在一個行組中的多個像素傳感器。在這種情況下，組尋址電路被配置以形成組尋址動作，其中拼接塊中所有的行同時被尋址。然后，第二組尋址線可以被配置為使得在每個拼接塊中僅一個第二尋址線被耦接到像素傳感器。[0018]在優(yōu)選實施例中，像素傳感器陣列還包括一組讀出線。然后，每個讀出行可以被布置為提供來自陣列中的多個行的每一行的單個像素傳感器的經(jīng)組合的信號。更優(yōu)選地，每個讀出線被布置為提供來自陣列中的每一行的單個像素傳感器的經(jīng)組合的信號。然后，由行尋址動作和組尋址動作的結(jié)合對一個拼接塊的一個行組的僅一行的選擇意味著在該組讀出信號線上僅提供來自所選擇的行的信號。讀出線的替代的配置是可能的。例如，可能存在多組讀出線。每組讀出線可能被配置為提供來自像素傳感器的一個或多個行的經(jīng)組合的信號。該像素傳感器的一個或多個行優(yōu)選地來自多個行組。有利的是，每個拼接塊中讀出線的布置是相同的。如上述，這可能意味著所述裝置的制造變得更加簡單，成本更低，因為大量(或者甚至全部)拼接塊可以以完全相同的方式被制備。例如，可以使用相同的光刻工藝(具有相同的一個或多個掩膜)。[0019]優(yōu)選地，讀出電路被提供在陣列的外部。該讀出電路在沿行尋址電路(和組尋址電路)的陣列的同一邊緣被有利地排布，并通過使用該組讀出線被耦接到像素傳感器。[0020]有利的是，大部分電路被排布為鄰近像素陣列中除了沿其行尋址電路被排布的邊緣之外的邊緣。如前面所詳細(xì)描述的，組尋址電路沿與行尋址電路相同的邊緣被排布，并且可選地，讀出電路也沿相同的邊緣被排布。由于所有的電路沿一個邊緣被排布，像素陣列的其它的三個邊緣是可裁剪的。然后，復(fù)合成像傳感器設(shè)備可以包括如上面所描述的像素傳感器的第一陣列，像素傳感器的至少一個其他陣列被放置以鄰接沿公共邊緣的像素傳感器的第一陣列，該公共邊緣是沒有電路被排布為與其鄰近的邊緣。這樣，2xN復(fù)合像素傳感器陣列可以被制造，其中N是任意整數(shù)。[0021]可選擇地，像素傳感器的陣列還可以包括用于尋址像素傳感器的第三組尋址線。然后，通過使用第三組尋址線中的至少一些，該組尋址電路還可以被耦接到像素傳感器，并可以被配置為使用第三組尋址線執(zhí)行第二組尋址動作，在該第二分組尋址動作中單個拼接塊的單個行組中的所有的行同時被尋址。此外，每個拼接塊隨后還可以被布置以結(jié)合行尋址動作和第二組尋址動作，使得一個拼接塊的一個行組中只有一行被同時選擇。有利的是，第一組尋址動作和第二組尋址動作可以被同時實現(xiàn)。在一些實施例中，行尋址動作和第二組尋址動作的結(jié)合可以使得所選擇的組中的像素傳感器被復(fù)位。[0022]另一方面，本發(fā)明提供復(fù)合成像傳感器設(shè)備，包括被布置在相對的對中的多個成像傳感器設(shè)備，每個成像傳感器設(shè)備為如上面所描述的。因此，2xN復(fù)合成像傳感器陣列可由此被提供。[0023]在本發(fā)明的又另一方面，可以提供一種操作成像傳感器設(shè)備的方法，成像傳感器設(shè)備如上面所描述的被提供。然后，操作所述成像傳感器設(shè)備的方法可包括:對行尋址電路進(jìn)行配置以執(zhí)行行尋址動作；對組尋址電路進(jìn)行配置以形成組尋址動作；進(jìn)行讀出，從而讀出拼接塊的行組的所選擇的行。[0024]另一方面，存在提供成像傳感器設(shè)備的方法，包括:在行和列的陣列中布置像素傳感器，該陣列包括:多個拼接塊，每個拼接塊包括被排布在至少一組中的多個像素傳感器；用于尋址像素傳感器的尋址線的第一和第二組，每個處理中像素傳感器和尋址線的布置是相同的；提供在陣列外部的、沿與像素傳感器的行相平行的陣列的邊緣被排布的行尋址電路，該行尋址電路通過使用第一組尋址線被耦接到像素傳感器并被配置為執(zhí)行行尋址動作，在該行尋址動作中，在每個拼接塊的每個行組中的單個相應(yīng)的行同時被尋址；在陣列外部的、沿與所述行尋址電路相同的所述陣列的邊緣被排布的組尋址電路，該組尋址電路通過使用第二組尋址線的至少一些被耦接到像素傳感器并被配置為執(zhí)行組尋址動作，在該組尋址動作中，在單個拼接塊的單個行組中的所有的行同時被尋址。每個拼接塊還被布置以組合行尋址動作和組尋址動作，使得一個拼接塊的一個行組中只僅行同時被選擇。[0025]提供成像傳感器設(shè)備的方法還有其它的方法步驟，以便提供與上面所描述的成像傳感器設(shè)備相聯(lián)系的任何所描述的特征。此外，復(fù)合成像傳感器設(shè)備可以通過在相對的對中布置多個這種成像傳感器設(shè)備被提供。[0026]可選擇地，提供成像傳感器設(shè)備的方法可以是這樣的，使得布置像素傳感器的步驟包括使用相同的處理步驟形成多個拼接塊的至少一些拼接塊。在優(yōu)選的實施例中，多個拼接塊中的至少一些是通過使用同樣的光刻工藝形成的。有利的是，同樣的光刻工藝可能意味著同樣的一個或多個掩膜被使用。[0027]應(yīng)當(dāng)理解，即使沒有被明確地公開，所描述的單獨的裝置特征或方法特征的任何組合或子組合可以被實現(xiàn)。【專利附圖】【附圖說明】[0028]本發(fā)明可以用各種方式付諸實施，其中一些方式現(xiàn)在將僅作為示例并參考附圖方式進(jìn)行描述，在附圖中:[0029]圖1示出CMOS成像傳感器的公知的類型；[0030]圖2根據(jù)本發(fā)明描繪成像傳感器設(shè)備的一部分；[0031]圖3根據(jù)本發(fā)明示出成像傳感器設(shè)備的拼接塊的第一實施例；[0032]圖4根據(jù)本發(fā)明示出成像傳感器設(shè)備的拼接塊的第二實施例；[0033]圖5示出關(guān)于圖3和圖4的實施例的聯(lián)系的更多的細(xì)節(jié)；[0034]圖6詳細(xì)說明單個像素傳感器的布置；[0035]圖7根據(jù)圖6示出當(dāng)被布置在像素傳感器陣列的行組中時的像素傳感器；并且[0036]圖8描繪合成像素傳感器的實施例。【具體實施方式】[0037]首先參考圖2，示出了依照本發(fā)明的成像傳感器設(shè)備100。如聯(lián)系圖1所示出的，當(dāng)描述同一特征時，相同的標(biāo)號被使用。成像傳感器設(shè)備100包括:陣列中的多個像素傳感器120;垂直行尋址線135;水平行尋址線136;行尋址電路130;讀出線45和讀出電路40。所述多個像素傳感器120是CMOS。[0038]通常沿傳感器陣列100的垂直邊(如圖1中所示出的)放置的尋址電路130被移動到底部邊緣。行選擇信號隨后使用垂直行尋址線135向上到達(dá)芯片的上部并通過使用水平行尋址線136被90度轉(zhuǎn)向以達(dá)到行中的每個像素。這允許像素傳感器120充分延伸到成像傳感器設(shè)備100的三個邊緣。每個讀出線45允許來自各個列中的每個像素傳感器的信號經(jīng)由讀出電路40被讀出。然而，如果該設(shè)計通過使用拼接塊被實現(xiàn)，且行僅通過使用垂直行尋址線135和水平行尋址線136被選擇，則希望避免每個拼接塊中的一個或多個行被選擇。這可能造成損壞的數(shù)據(jù)。[0039]圖3中所示出的是依照本發(fā)明的成像傳感器設(shè)備的拼接塊的第一實施例。這些可以被實施以實現(xiàn)圖2中所示出的設(shè)計。所示出的拼接塊200僅是成像傳感器的一部分。為清晰起見，圖2中所示出的讀出電路和行尋址電路被省略。示出的是第一拼接塊201、第二拼接塊202和第三拼接塊203。然而，所有的三個拼接塊實際上是相同的。[0040]第一拼接塊201包括:布置在兩行中的多個像素傳感器220(盡管圖中只有一個被標(biāo)記)；第一組尋址線段241;第二組尋址線段242;第三組尋址先端43和第四組尋址線段244。連接230還被提供給第一拼接塊201中的像素傳感器220的第一行和拼接塊201中的像素傳感器220的第二行。應(yīng)當(dāng)理解這些特征僅與第一拼接塊201相聯(lián)系地被示出，但它們對于每個其它拼接塊(第二拼接塊202和第三拼接塊203)被重復(fù)。[0041]組尋址線段241、242、243和244各自具有L形或階梯形。此外，組尋址線段241、242,243和244被排布為使得第二組尋址線段242、第三組尋址線段243和第四組尋址線段244將耦接到鄰近的拼接塊中的其它組尋址線段。例如，在第二拼接塊202中，第三組尋址線段243(在該塊中未標(biāo)記)耦接到第一拼接塊201中的第二組尋址線段242。此外，每個拼接塊中的第一組尋址線段241使用觸頭230使得尋址線被耦接到該拼接塊中的像素傳感器。[0042]這樣，組尋址線從傳感器陣列底部處的邏輯電路開始耦接，向上穿過拼接塊。由于這些線是交錯的，它們跨傳感器陣列200成斜角地有效地延伸。這意味著，如果每個拼接塊連接到在同一點處的這些線中的一條，它實際上連接到在傳感器陣列200的底部處的不同的信號。傳感器陣列200內(nèi)的拼接線的布局允許尋址電路邏輯被置放到傳感器陣列200的底部邊緣處。應(yīng)該理解的是，圖3中缺少了行尋址線，但是其如圖2中所示出的。[0043]現(xiàn)在參考圖4，依照本發(fā)明示出了成像傳感器設(shè)備中的拼接塊的第二實施例。同樣，僅每個拼接塊中的組尋址線段被示出。三種類型的拼接塊被示出。拼接塊的第一類型被標(biāo)記為B，拼接塊的第二類型被標(biāo)記為E，拼接塊的第三類型被標(biāo)記為H。在完整的傳感器陣列中，可以單獨尋址7組。這些被標(biāo)記為A0、A1、A2、A3、A4、A5、A6和A7。對于每個尋址塊，在陣列的底部處提供單個組尋址線。拼接塊的第二類型E類似于聯(lián)系圖3所示出的那些拼接塊，并且是最常見的重復(fù)類型。拼接塊的第一類型B和拼接塊的第三類型H被用于傳感器陣列的邊緣。因此，盡管其它拼接塊可能具有不同的配置，所述拼接塊的至少一些關(guān)于像素傳感器和尋址線具有相同的配置。[0044]使用這些配置，每個行可以通過使用兩個信號被選擇。第一信號選擇拼接塊內(nèi)的行，第二信號選擇單個拼接塊。然而，這兩個信號的組合意味著在任何時間在整個傳感器陣列中只有一行被選擇。現(xiàn)在將討論用于實現(xiàn)這種選擇的裝置。[0045]現(xiàn)在參考圖5，更詳細(xì)地示出關(guān)于圖3和圖4的實施例的聯(lián)系。傳感器陣列300包括多個像素傳感器(未示出)。在傳感器陣列300的外部所提供的是行尋址邏輯電路330。與圖2中所示出的配置相同的是，該電路被置放在傳感器陣列300的底部處。行尋址電路330提供兩個信號:行尋址信號335和組尋址信號345。在每個相同的拼接塊中，行尋址信號335被耦接到水平行尋址線336。組尋址信號345經(jīng)由水平線346僅被耦接到單個拼接塊。其它組尋址信號(未示出)耦接到其它的具體的拼接塊。對像素傳感器的每一行，邏輯門350被提供。這被耦接到通過水平線336所提供的行尋址信號和通過水平線346所提供的組尋址信號。如果兩個信號都指示邏輯“高”，則邏輯門350提供選擇信號到水平線355上，其被連接到沿該行的每個像素傳感器。這使得沿該行的每個像素傳感器發(fā)送它的讀出數(shù)據(jù)。[0046]邏輯門350是設(shè)備的每一行上都提供的單個的與門，組尋址信號作為其輸入。該與門代表像素傳感器的布局中的細(xì)微的變化。邏輯門的智能布局可以減輕由于這種效果造成的任何問題。如果這些邏輯門被隨機(jī)地分布，則在傳感器陣列的圖像輸出中它們將幾乎看不見，平面場均一性可以被保留。事實上，這些門的位置是已知的，且從傳感器陣列到另一個傳感器陣列是相同的。因此，這些門的分布實際上是偽隨機(jī)的。[0047]在圖6中，示出單個像素傳感器400的詳細(xì)的布置。像素傳感器400包括:有源像素傳感器電路410;讀出線420;水平行尋址線336;水平行復(fù)位線337;水平組尋址線346;第一與門430和第二與門440。輔助尋址線450也被示出，其是意在連接到其它行或行組、但不連接到所示出的像素傳感器400的尋址線。[0048]組尋址信號被耦接到水平組尋址線346，并且作為輸入提供給第一與門430和第二與門440。行尋址信號被耦接到水平行尋址線336，并且僅作為輸入提供給第一與門430。因此，當(dāng)組尋址信號和行尋址信號都指示邏輯高時，第一與門430的輸出也是邏輯高。并且使得像素傳感器410在讀出線420上提供讀出輸出。行復(fù)位信號被耦接到水平行復(fù)位尋址線337，并且僅作為輸入提供給第二與門440。因此，當(dāng)組尋址信號和行復(fù)位尋址信號都指示邏輯高時，第二與門440的輸出也是邏輯高并且使得像素傳感器410進(jìn)行復(fù)位。[0049]圖7依照圖6示出當(dāng)被布置在像素傳感器陣列的行組500中時的像素傳感器。特別地，這個示例行組500是整個拼接塊。行組500內(nèi)的像素傳感器被從A到D的列和從I到4的行標(biāo)記。因此像素傳感器Al指的是在列A和行I中的像素傳感器。類似地，像素傳感器C3指的是在列C和行3中的像素傳感器，等等。[0050]在第一組尋址線510上提供針對行組500的組尋址信號。在第二組尋址線520上提供針對位置緊鄰拼接塊500上的相同的拼接塊中的行組的組尋址信號。類似地，在第三組尋址信號530上提供針對位置緊鄰緊鄰與拼接塊500上的拼接塊上的相同的拼接塊中的行組的組尋址信號。[0051]可以看出，行尋址線和行復(fù)位尋址線被耦接到像素中的單獨的行上。在像素傳感器Al中，承載第一行的信號的垂直線被耦接到相應(yīng)的水平線。類似地，在像素傳感器B2中，承載第二行的信號的垂直線被耦接到相應(yīng)的水平線。在像素傳感器C3中，承載第三行的信號的垂直線被耦接到相應(yīng)的水平線。最后，在像素傳感器D4中，承載第四行的信號的垂直線被耦接到相應(yīng)的水平線。這樣，為了讀出或者復(fù)位，行組500內(nèi)的單獨的行可以被尋址。[0052]第一組尋址線被耦接到像素傳感器的每行中的水平線。這種聯(lián)系在像素傳感器D1、D2、D3和D4中被示出。與門以偽隨機(jī)的方式被分布在拼接塊的各處，在像素傳感器D1、B2、C3和A4中。在具有更多數(shù)量的像素傳感器的、更大規(guī)模的拼接塊中，與門的這種偽隨機(jī)的分布將會更明顯。[0053]在如本文所描述的設(shè)計中，可以使用標(biāo)準(zhǔn)拼接過程。不需要復(fù)雜的步進(jìn)處理器。此夕卜，所有的像素傳感器具有同樣水平的靈敏度。不需要沿陣列的長度的移位寄存器來實現(xiàn)讀出。對這種移位寄存器的使用可能造成在輸出信號中形成輕微的不靈敏的條紋。此外，每行使用一個與邏輯門可以實現(xiàn)功耗的降低。移位寄存器內(nèi)含的觸發(fā)器可能比這種布置消耗顯著更多的功率。[0054]應(yīng)當(dāng)理解，合成成像傳感器設(shè)備然后可以通過在2xN結(jié)構(gòu)中布置每個這些成像傳感器設(shè)備來創(chuàng)建，其中尋址和讀出電路位于每個對置的傳感器陣列對的相對的邊緣。由于陣列的三個側(cè)面是可剪切的，理論上對N沒有限制，任何整數(shù)值都是可能的。圖8描繪復(fù)合像素傳感器的實施例。像素傳感器陣列正在組對。該傳感器陣列被定位和定向，使得像素傳感器陣列的邊緣電路(包括尋址電路和讀出電路)位于沿合成結(jié)構(gòu)的一個維度(圖8中的垂直線)的相對側(cè)。沿另一個維度(圖8中的水平線)的像素傳感器陣列的邊緣電路位于合成結(jié)構(gòu)的同一側(cè)。因此，2xN形成。[0055]雖然上面已經(jīng)對優(yōu)選實施例進(jìn)行了描述，但是本領(lǐng)域技術(shù)人員將認(rèn)識到各種修改和變化都是可能的。例如，每個拼接塊可以被分成多個行組。然后，每個行組有單個尋址線，而不是為每個拼接塊提供單個組尋址線。這樣，在每個拼接塊中可能有不止一個組尋址線被耦接到像素。[0056]針對具體應(yīng)用，組尋址線中的一些可能被連接到不止一個行組或拼接塊。類似地，在每個行組或拼接塊中，行尋址線的一個或多個可以被連接到一個以上的行。附加地或可替代地，行組或拼接塊中的一些可以被連接到任何組尋址線、行尋址線或兩者都可。不同類型的成像傳感器可以被實現(xiàn)。[0057]除了與邏輯門，還可以使用其他類型的邏輯門電路，例如與非門。[0058]在進(jìn)一步的發(fā)展中，第二組尋址線信號(而不是第二行尋址線或附加于第二行尋址線)可以被提供給每個行組或塊，如圖6和圖7中所示出的。該第二線(例如)可以作為行組的復(fù)位信號。由此有可能同時在一個行組中選擇一行而在另一行組中復(fù)位一行。如果需要的話，可以設(shè)想針對其它應(yīng)用的其它組尋址線信號。【權(quán)利要求】1.一種成像傳感器設(shè)備，包括:被布置成行和列的像素傳感器的陣列，所述陣列包括:多個拼接塊，所述多個拼接塊中的每個拼接塊包括被排布在至少一個行組中的多個像素傳感器；用于尋址所述像素傳感器的第一組尋址線和第二組尋址線，所述每個拼接塊中的所述像素傳感器和尋址線的布置是相同的；在所述陣列的外部的、沿與所述像素傳感器的行相平行的所述陣列的邊緣被排布的行尋址電路，所述行尋址電路通過使用所述第一組尋址線被耦接到所述像素傳感器，并被配置為執(zhí)行行尋址動作，在所述行尋址動作中所述每個拼接塊的每個行組中的單個相應(yīng)的行同時被尋址；以及在所述陣列的外部的、沿與所述行尋址電路相同的所述陣列的邊緣被排布的組尋址電路，所述組尋址電路通過使用所述第二組尋址線中的至少一些被耦接到所述像素傳感器，并被配置為執(zhí)行組尋址動作，在所述組尋址動作中單個拼接塊的單個行組中的所有的行同時被尋址；以及其中，所述每個拼接塊還被布置為將所述行尋址動作和所述組尋址動作相結(jié)合，使得一個拼接塊的一個行組中僅一行同時被選擇。2.如權(quán)利要求1所述的成像傳感器，其中，所述每個拼接塊包括多個第二尋址線段，其中所述多個第二尋址線段中的至少一些各自被布置為與鄰近的拼接塊的相應(yīng)的第二尋址線段相耦接，所耦接的第二尋址線段形成所述第二組尋址線。3.如權(quán)利要求2所述的成像傳感器，其中，在所述每個拼接塊中，所述每個行組具有耦接到該行組的單個相應(yīng)的第二尋址線段。4.如權(quán)利要求2或權(quán)利要求3所述的成像傳感器，其中，所述拼接塊被布置在至少一列中，在所述每個拼接塊中，所述列中的行組的數(shù)量不超過所述第二尋址線段的數(shù)量。5.如任何前述權(quán)利要求所述的成像傳感器，其中，所述每個拼接塊還包括用于所述拼接塊的每個像素傳感器的邏輯門，所述邏輯門被耦接到所述第一組尋址線中的相應(yīng)的一個和所述第二組尋址線中的相應(yīng)的一個，以便將所述行尋址動作和所述組尋址動作相結(jié)合。6.如權(quán)利要求5所述的成像傳感器，其中，每個邏輯門相對于所述拼接塊的各個像素傳感器的位置是不同的。7.如權(quán)利要求6所述的成像傳感器，其中，所述每個拼接塊中多個邏輯門的位置被偽隨機(jī)地分布。8.如任何前述權(quán)利要求所述的成像傳感器，其中，所述像素傳感器的陣列還包括一組讀出線，其中每個讀出行被布置為提供來自所述陣列中的多個行的每一行的單個像素傳感器的經(jīng)組合的信號。9.如權(quán)利要求8所述的成像傳感器，其中，所述每個拼接塊中所述讀出線的布置是相同的。10.如權(quán)利要求8或權(quán)利要求9所述的成像傳感器，還包括在所述陣列外部的、沿與所述行尋址電路相同的所述陣列的邊緣被排布的讀出電路，所述讀出電路通過使用所述一組讀出線被耦接到所述像素傳感器。11.如任何前述權(quán)利要求所述的成像傳感器，其中，所述像素傳感器的陣列還包括用于尋址所述像素傳感器的第三組尋址線；其中，通過使用所述第三組尋址線中的至少一些，所述組尋址電路還被耦接到所述像素傳感器，并被配置為使用所述第三組尋址線執(zhí)行第二組尋址動作，在所述第二組尋址動作中單個拼接塊的單個行組的所有的行同時被尋址；以及其中，所述每個拼接塊還被布置為將所述行尋址動作和所述第二組尋址動作相結(jié)合，使得一個拼接塊的一個行組中僅一行同時被選擇。12.如權(quán)利要求11所述的成像傳感器，其中，所述行尋址動作和所述第二組尋址動作的結(jié)合使得所選擇的行中的像素傳感器被復(fù)位。13.如權(quán)利要求11或權(quán)利要求12所述的成像傳感器，其中，第一組尋址動作和所述第二組尋址動作能夠同時發(fā)生。14.如任何前述權(quán)利要求所述的成像傳感器，其中，沒有電路被排布為鄰近所述像素陣列的除了所述行尋址電路被沿其排布的邊緣之外的邊緣。15.一種復(fù)合成像傳感器設(shè)備，包括被布置在對置的對中的多個成像傳感器設(shè)備，每個成像傳感器設(shè)備是根據(jù)任何前述權(quán)利要求中所述的成像傳感器設(shè)備的。16.一種提供成像傳感器設(shè)備的方法，包括:在行和列的陣列中布置像素傳感器，所述陣列包括:多個拼接塊，所述多個拼接塊中的每個拼接塊包括被排布在至少一個行組中的多個像素傳感器；用于尋址所述像素傳感器的第一組尋址線和第二組尋址線，所述每個拼接塊中的所述像素傳感器和尋址線的布置是相同的；提供在所述陣列外部的、沿與所述像素傳感器的行相平行的所述陣列的邊緣被排布的行尋址電路，所述行尋址電路通過使用所述第一組尋址線被耦接到所述像素傳感器并被配置為執(zhí)行行尋址動作，在所述行尋址動作中，在每個拼接塊的每個行組中的單個相應(yīng)的行同時被尋址；以及在所述陣列外部的、沿與所述行尋址電路相同的所述陣列的邊緣被排布的組尋址電路，所述組尋址電路通過使用所述第二組尋址線中的至少一些被耦接到所述像素傳感器并被配置為執(zhí)行組尋址動作，在所述組尋址動作中，單個拼接塊的單個行組中的所有的行同時被尋址；其中，所述每個拼接塊還被布置為將所述行尋址動作和所述組尋址動作相結(jié)合，使得一個拼接塊的一個行組中僅一行同時被選擇。17.如權(quán)利要求16所述的提供成像傳感器設(shè)備的方法，其中，布置所述像素傳感器的步驟包括:使用相同的處理步驟形成所述多個拼接塊中的至少一些。18.如權(quán)利要求17所述的提供成像傳感器設(shè)備的方法，其中，所述多個拼接塊中的至少一些通過使用相同的光刻工藝被形成。【文檔編號】H01L27/146GK104508820SQ201380038246【公開日】2015年4月8日申請日期:2013年7月17日優(yōu)先權(quán)日:2012年7月18日【發(fā)明者】尼古拉·古爾琳尼,伊恩·瑟德維克,瑞恩那圖·特爾徹塔申請人:科學(xué)技術(shù)設(shè)備委員會