本發明涉及常關斷型高電子遷移率晶體管(HEMT)，其包括溝槽，該溝槽包括柵極區并形成至少一個臺階；進一步地，本發明涉及對應的制造方法。

背景技術：

如所知道的，HEMT晶體管(還稱為“異質結場效應晶體管”(HFET))遭遇寬擴散，因為它們的特征在于可能以高頻工作以及由于它們的高擊穿電壓。

例如，已知包括AlGaN/GaN異質結的HEMT晶體管，然而，HEMT晶體管是常導通型器件，即，使得在各柵極端子上不存在電壓時，在任意情況下都會出現電流通路；等同地，據說這些晶體管以耗盡模式工作。因為通常優選的是提供常關斷型(等同地，以增強模式工作)，所以已經提出大量變體，諸如例如US 8587031中描述的晶體管。

詳細地，US 8587031描述了一種晶體管，其包括彼此接觸布置的一層氮化鋁鎵(AlGaN)和一層氮化鎵(GaN)的異質結。進一步地，晶體管具有第一柵極區，其布置于在AlGaN層中延伸的凹部中，并且使得能夠調制常關斷型溝道。

現在，由此存在以增強模式工作的可用HEMT晶體管。然而，這些方案在任何情況下都會受到所謂漏致勢壘降低(DIBL)現象(還稱為“早期擊穿現象”)影響。

與擊穿不同，DIBL現象發生在低漏-源極電壓(通常，在包括在10V與30V之間的電壓)，并且在柵極與源極之間存在零電壓時，引起漏極與源極之間循環的電流突然增加。更詳細地，將存在于i)柵極與源極之間的電壓和ii)漏極與源極之間的電壓分別表示為電壓V_gs和V_ds，并且將V_gs＝0時在漏極與源極之間循環的電流表示為泄漏電流，當V_ds<V_dibl(其中，V_dibl是DIBL現象發生的電壓)時，泄漏電流密度通常是每毫米納安級。反而，如果V_gs＝0并且V_ds超過V_dibl，則泄漏電流密度可以甚至是每毫米微安級。因為DIBL現象造成晶體管的過早導通，所以感覺需要防止該現象的發作，或在任何情況下，降低其影響。

技術實現要素：

本發明的目的由此是提供將至少部分地克服已知技術的缺點的HEMT晶體管。

根據本發明，提供了分別如權利要求1和11中所限定的HEMT晶體管和用于制造HEMT晶體管的方法。

附圖說明

為了更好地理解本發明，現在僅以非限制性示例的方式并且參照附圖描述其優選的實施方式，附圖中：

-圖1是本HEMT晶體管的一部分的截面(未按比例)的示意性圖示；

-圖2是圖1中所示的HEMT晶體管的溝槽的示意性立體圖(未按比例)；

-圖3是圖1中所示的HEMT晶體管的一部分的截面(未按比例)的示意性圖示；

-圖4示出了分別是已知類型的HEMT晶體管和本HEMT晶體管的泄漏電流作為漏-源極電壓的函數的圖的兩個示例；

-圖5示出了分別是已知類型的HEMT晶體管和本HEMT晶體管的電場與漏極電壓的圖的兩個示例；

-圖6-圖8和圖15是本HEMT晶體管的其他實施方式的示意性截面圖(未按比例)；

-圖9至圖14是圖1中圖示的HEMT晶體管在制造方法的連續步驟期間的示意性截面圖(未按比例)。

具體實施方式

圖1示出了由1指定的本HEMT晶體管的第一實施方式。

詳細地，HEMT晶體管1包括半導體本體2，其轉而包括第一層4和第二層6，下文中分別稱為底層4和頂層6。

底層4是第一半導體材料的，諸如例如周期表的III族和V族元素的第一半導體合金；僅以示例的方式，下文中假定底層4是氮化鎵(GaN)的。

頂層6在底層4之上，與其直接接觸，并且是第二半導體材料的，諸如例如周期表的III-V族元素的第二半導體合金，該第二半導體合金與第一半導體合金不同。僅以示例的方式，下文中假定頂層6是氮化鋁鎵(AlGaN)的。

底層4和頂層6例如是N型的。而且，底層4具有例如20nm與7μm之間的厚度，而頂層5具有例如在5nm與400nm之間的厚度。

雖然未示出，但半導體本體2還包括由例如硅制成的基板，該基板上面形成底層4。因為該基板與本發明的目的無關，所以在本說明書中不做任何進一步的提及。

HEMT晶體管1還包括鈍化區8，其在頂層6上并與其直接接觸，并且由例如氮化硅制成。例如，鈍化區8具有100nm的厚度。鈍化區8形成HEMT晶體管1的第一表面S_a。

HEMT晶體管1還包括柵極區10，其在溝槽15內延伸并且是導電材料的；例如，柵極區10可以由一個或更多個金屬層制成，例如由鋁、鎳或鎢制成。

詳細地，溝槽15從第一表面S_a開始延伸穿過鈍化區8，以及穿過頂層6。而且，溝槽15穿過與頂層6接觸布置的底層4的頂部。

更詳細地，溝槽15被相互平行并垂直于第一表面S_a的第一側壁P_l1、第二側壁P_l2、第三側壁P_l3、和第四側壁P_l4定界。進一步地，溝槽15被彼此平行并與第一表面S_a平行的第一底壁P_b1、第二底壁P_b2和第三底壁P_b3定界。

具體地，第一底壁P_b1在底層4中延伸到第一深度(例如相對于第一表面S_a測量得的)。而且，第二底壁P_b2和第三底壁P_b3在底層4中延伸至小于上述第一深度的相同深度。而且，第一側壁P_l1連接第一和第二底壁P_b1、P_b2；第三側壁P_l3轉而連接第一和第三底壁P_b1、P_b3。而且，第二側壁P_l2將第二底壁P_b2連接到第一表面S_a；第四側壁P_l4將第三底壁P_b3連接到第一表面S_a。

實際上，如圖2中更詳細地示出，第一底壁P_b1和第一側壁P_l1形成第一邊緣E₁；進一步地，第一側壁P_l1和第二底壁P_b2形成第二邊緣E₂，第二邊緣E₂與第一邊緣E₁平行，并與其共面。另外，第二底壁P_b2和第二側壁P_l2形成第三邊緣E₃，第三邊緣E₃與第二邊緣E₂平行，并與其共面。轉而，第二側壁P_l2與第一表面S_a形成第四邊緣E₄(圖2中未示出)。

另外，第一底壁P_b1和第三側壁P_l3形成第五邊緣E₅；進一步地，第三側壁P_l3和第三底壁P_b3形成第六邊緣E₆，第六邊緣E₆與第五邊緣E₅平行，并與其共面。另外，第三底壁P_b3和第四側壁P_l4形成第七邊緣E₇，第七邊緣E₇與第六邊緣E₆平行，并與其共面。轉而，第四側壁P_l4與第一表面S_a形成第八邊緣E₈。

甚至更詳細地，第一和第三側壁P_l1、P_l3彼此分開等于L₁(沿垂直于第一和第三側壁P_l1、P_l3的方向測量得的)的距離，該距離由此表示第一底壁P_b1的寬度。第二和第三底壁P_b2、P_b3的寬度反而分別由L₂和L₃指定。另外，第一和第三側壁P_l1、P_l3具有沿垂直于第一底壁P_l1的方向測量得的、等于H₁的高度。而且，如圖1所示，第二和第四側壁P_l2、P_l4中的每一個具有相應底部，其分別從第三和第七邊緣E₃、E₇開始延伸，直到其接觸頂層6為止，該部分具有高度H₂。

實際上，溝槽15形成彼此連通并具有相同長度的第一腔22和第二腔24。第一腔22到第一表面S_a上，在第二腔24上并具有等于L₁+L₂+L₃的寬度；第二腔24具有等于L₁的寬度。僅以示例的方式，各個寬度L₁、L₂和L₃可以包括在0.1μm與10μm之間；進一步地，高度H₁可以例如包括在1nm與500nm之間，而高度H₂可以例如包括在0與500nm之間。

換言之，第一側壁P_l1和第二底壁P_b2形成橫向定界溝槽15并從第一底面P_b1的一側延伸的橫向結構LS的第一臺階，即，第一肩狀物。具體地，將半導體本體2和鈍化區8的整體表示為主體，橫向結構LS由主體形成。而且，第二底壁P_b2、第二側壁P_l2和第一表面S_a形成上述橫向結構LS的一種第二臺階。第一和第二臺階以橫向結構LS呈現階梯式輪廓這樣的方式連續布置。

HEMT晶體管1還包括介電區18，其由例如氮化鋁(AlN)、或氮化硅(SiN)或氧化硅(SiO₂)形成，并且涂覆第一表面S_a。而且，介電區18在內部涂覆溝槽15，即，尤其涂覆第一、第二和第三底壁P_b1、P_b2、P_b3，以及第一、第二、第三和第四側壁P_l1、P_l2、P_l3和P_l4。在這一點上，如之前提到的，第一、第二和第三底壁P_b1、P_b2、P_b3由底層4形成，第一和第三側壁P_l1、P_l3同樣，同時第二和第四側壁P_l2、P_l4中的每一個由底層4、頂層6和鈍化區8形成。

更詳細地，柵極區10包括布置在第二腔24內的底部11a和在底部11a上并與其直接接觸的、布置在第一腔22內的中央部11b。介電區18圍繞柵極區10的底部11a和中央部11b，它們由此比介電區18更靠內地布置在溝槽15中，并且被介電區18涂覆。具體地，介電區18使柵極區10的底部11a和中央部11b與半導體本體2絕緣，以及與鈍化區8絕緣。

甚至更詳細地，柵極區10的底部11a和中央部11b這兩者都是平行四邊形形狀，并且分別具有寬度D₁和寬度D₂，其中D₁<L₁并且D₂>L₁。而且，不失一般性，底部11a延伸到(從第一表面S_a開始測量得的)深度W_11a，深度W_11a大于頂層6延伸到的最大深度(由W₆指定)；中央部11b反而延伸到深度W_11b<W_11a。不失一般性，在圖1所示的實施方式中，我們有W₆<W_11b。

換言之，如圖3中更詳細地示出的，柵極區10在底部被第一水平壁O₁、第二水平壁O₂和第三水平壁O₃定界，并且被第一垂直壁V₁和第二垂直壁V₂定界。具體地，第一水平壁O₁在底部定界柵極區10的底部11a，其被第一和第二垂直壁V₁、V₂橫向定界。柵極區10的中央部11b在底部(部分地)被第二和第三水平壁O₂、O₃定界。第一垂直壁V₁連接第一和第二水平壁O₁、O₂，并與其形成柵極區10的對應臺階。同樣地，第二垂直壁V₂連接第一和第二水平壁O₂、O₃，并與其形成柵極區10的對應臺階。而且，第一水平壁O₁和第一垂直壁V₁形成與溝槽15的第一邊緣E₁平行的、柵極區10的第一邊緣G₁，同時第一垂直壁V₁和第二水平壁O₂形成與溝槽15的第二邊緣E₂平行的、柵極區10的第二邊緣G₂。

如圖3再次示出，柵極區10還包括頂部11c，該頂部11c在中央部11b上延伸，并與其直接接觸。而且，柵極區10的中央部11b被第三垂直壁V₃和第四垂直壁V₄橫向定界，它們彼此平行并且分別面對溝槽15的第二和第四側壁P_l2、P_l4。第三垂直壁V₃與柵極區10的第二水平壁O₂和頂部11c分別形成柵極區10的第三邊緣G₃和第四邊緣G₄。

實際上，大致上，介電區18在溝槽15內具有大致恒定的厚度；即，其形成涂覆溝槽15的壁的一種保形層；因此，溝槽15內含有的柵極區10的該部分被遵從溝槽15的輪廓(由此，橫向結構LS的輪廓)的表面定界。因此，對應于溝槽15的各邊緣/臺階是溝槽15內含有的柵極區10的該部分的邊緣/臺階。

再次參照圖1，介電區18的在第一表面S_a上延伸的部分在頂部被與第一表面S_a大致平行的第二表面S_b定界。而且，柵極區10的頂部11c具有大于L₁+L₂+L₃的寬度，并且相對于第二側壁P_l2且相對于第四側壁P_l4這兩者橫向突出。不失一般性，在圖1所示的實施方式中，柵極區10的頂部11c從第二側壁P_l2橫向突出，突出的程度大于頂部11c從第四側壁P_l4突出的程度。

HEMT晶體管1還包括布置在溝槽15的相對側上和柵極區10的頂部11c的相對側上的源極金屬化26和漏極金屬化28。源極金屬化26和漏極金屬化28中的每一個橫穿布置在前表面S_a的頂部上的介電區18的部分和鈍化區8下面的部分，直到其接觸頂層6為止。以本身已知的方式，源極金屬化26和漏極金屬化28中的每一個可以由例如對應的多個金屬層(例如，鈦、鋁和鎢)形成；進一步地，源極金屬化26和漏極金屬化28中的每一個的頂部延伸直至大于第二表面S_b的高度的高度。

更詳細地，溝槽15的第二和第四側壁P_l2、P_l4分別面對漏極金屬化28和源極金屬化26。

使用時，柵極區10、介電區18和底層4形成MOSFET，其溝道在第一底壁P_b1下面的底層4中延伸。該常關斷型溝道可以通過向柵極區10施加電壓而被調制。

以本身已知的方式，在底層4與頂層6之間的界面下面，由此，在底層4中，形成所謂的“二維電子氣”(2DEG)，其代表HEMT晶體管1的溝道(常導通型)。而且，由于在柵極區10的頂部11c中存在突起，該溝道被柵極區10上存在的電壓調制，該突起相對于下面的中央部11b朝向漏極金屬化28延伸，由此在二維電子氣的對應部分之上。換言之，頂層6起到勢壘層的作用，而底層4起到緩沖層的作用。

由于存在上述MOSFET，HEMT晶體管1由此整體具有常關斷型溝道。而且，可以示出的是，HEMT1晶體管1展示出圖4所圖示的類型的泄漏電流，其中還呈現了已知類型的HEMT晶體管的泄漏電流的示例。

實際上，HEMT晶體管1不受DIBL現象影響。這是因為這樣的事實：由于存在溝槽15的上述第一臺階，上述第一邊緣E₁處的電場呈現圖案，該圖案作為圖5中所示的類型的漏極電壓的函數(假設零柵極和源極電壓)，圖5還表示了已知類型的HEMT晶體管中出現的電場的對應圖的示例，其中柵極區形成在傳統形狀的凹部中，在該凹部的底邊緣處。事實上，橫向結構的上述第一臺階的存在暗示了在半導體2中存在第三邊緣E₃；因此，電場大致在第一與第三邊緣E₁、E₃之間共享。

還可能的是圖1中所示的類型的實施方式，但溝槽15延伸至與之前已經描述的不同的深度。例如，如圖6所示，溝槽15的第一底壁P_b1可以位于底層4與頂層6之間的界面的平面中。在這種情況下，柵極區10完全在底層4的頂部上。因此，溝槽15的第二邊緣E₂和溝槽15的上述第一臺階由頂層6形成。反而，第一邊緣E₁仍然與底層4接觸，由此確保電場的上述減小。

根據不同的實施方式，如圖7所示，HEMT晶體管1與圖1所示的晶體管類型相同，除了溝槽15的第二邊緣E₂由頂層6形成的事實之外。不失一般性，假設鈍化區8延伸至深度W₈，我們有W_11b>W₈(即使我們有W_11b＝W₈的變體在任意情況下都可能)。

通常，圖6和圖7中所示的實施方式的特征在于源極金屬化26與漏極金屬化28之間的低電阻，因為在這兩者情況下，MOSFET的溝道的一部分形成在頂層6中；二維電子氣的后續更大擴展由此引起所謂R_ON的減小。

反而，圖8示出了橫向結構LS包括多于兩個臺階的其他實施方式。例如，不失一般性，在圖8所示的實施方式中，除了上述第一和第二臺階(其上邊緣E₂、E₄示出在圖8中)之外，橫向結構LS形成其他三個臺階，它們的上邊緣分別由E_x1、E_x2和E_x3指定。僅以示例的方式，邊緣E_x1、E_x2和E_x3由頂層6形成。柵極區10的中央部11由此形成另外三個對應的附加臺階，其上邊緣分別由G_x1、G_x2和G_x3指定；不失一般性，在圖8中，邊緣G_x3被布置為與底層4與頂層6之間的界面共面。

可以示出的是，隨著橫向結構LS的臺階的數量增大，柵極區10與漏極金屬化28之間存在的電場沿著橫向結構LS更均勻地分布，因為位于邊緣處的對應峰減小了它們自身的幅度。這樣，防止HEMT晶體管在晶體管經受高漏極電壓的關斷步驟期間任何的劣化。

本HEMT晶體管1可以例如，通過實施下面描述的制造方法來制造。不失一般性，且僅以非限制性示例的方式，制造方法參照圖1所示的HEMT晶體管1的制造來描述。

初始地，如圖9所示，包括半導體本體2和鈍化區8的主體以本身已知的方式布置。

接著，如圖10所示，以本身已知的方式，執行光刻工藝和后續的蝕刻工藝，以便選擇性地去除鈍化區8的一部分、頂層6的下面部分和底層4的下面部分，以形成第一凹部40，其具有平行四邊形的形狀且具有大于上述深度W_11b的深度。第一凹部40在底部處被由底層4形成的平面表面SR定界，并且被設計為容納柵極區10的中央部11b和涂覆其的介電區18的部分。

接著，如圖11所示，以本身已知的方式，執行進一步的光刻工藝和后續進一步的蝕刻工藝，以便從平面表面SR開始選擇性地去除底層4的一部分。具體地，底層4的形成平面表面SR的中央部分的一部分被去除，所述中央部將平面表面SR的一對橫向部分分開，它們又分別形成溝槽15的第二和第三底壁P_b2、P_b3。這樣，形成第二凹部42，其在底部處被第一底壁P_b1定界，并且具有小于第一凹部40的寬度。第二凹部42還被第一和第三側壁P_l1、P_l3進一步橫向定界，并且被設計為容納柵極區10的底部11a，并且由此延伸至大于上述深度W_11a的深度。第一和第二凹部40、42形成溝槽15。

接著，如圖12所示，形成在第一表面S_a上并且在溝槽15內的是由例如氮化鋁或氮化硅制成的介電層50。介電層50由此涂覆溝槽15的壁，并且例如通過沉積形成。

接著，如圖13所示，以本身已知方式形成源極金屬化26和漏極金屬化28。出于該目的，即使未詳細地示出，也可以執行進一步的光刻工藝和后續的蝕刻工藝，用于選擇性地去除介電層50的部分和鈍化區8的下面部分，以形成腔，腔被設計為分別容納源極金屬化26和漏極金屬化28，它們通過所謂的“剝離”技術后續形成在這些腔內。根據剝離技術，通過光刻，形成抗蝕劑掩膜，其僅使HEMT晶體管1的要被源極金屬化26和漏極金屬化28覆蓋的區域暴露。接著，金屬材料沉積在HEMT晶體管1上；抗蝕劑掩膜的后續去除還引起在抗蝕劑掩膜本身之上的金屬材料的去除。一旦形成源極金屬化26和漏極金屬化28，介電層50的剩余部分形成介電區18。

接著，盡管未示出，但例如在包括在500℃與900℃之間的溫度下執行熱處理，以便形成接觸。

接著，如圖14所示，形成柵極區10，其底部和中央部11a、11b在溝槽15內延伸。而且，柵極區10可以由對應的剝離工藝形成，這包括形成對應的抗蝕劑掩膜、將導電材料沉積在掩膜和HEMT晶體管1的沒有掩膜的部分上，后續去除抗蝕劑掩膜和布置在其頂部上的導電材料。

作為替代，關于圖8所示的類型的實施方式(即，橫向結構LS形成多于兩個臺階的實施方式)，它們可以例如通過執行以下步驟(未示出)而形成：

a)選擇性地去除被底面定界的、用于去除對應凹部的主體的頂部；

b)從上述底面開始，選擇性地去除用于形成其他凹部的、被相應底面定界的、主體的下面部分，其他凹部的寬度小于之前凹部的寬度并且相對于之前凹部的側壁橫向交錯；以及

c)重復步驟b)，直到形成期望數量的臺階為止。

在采用僅上述制造方法的情況下，溝槽15的形狀可以與圖8中所示的不同；具體地，溝槽15的面向源極金屬化26的部分可以包括數量等于橫向結構LS的數量的臺階。

根據已經描述和之前圖示的，本方案提供的優點清楚地出現。

具體地，本HEMT晶體管基本上對DIBL現象免疫，因為在使用中，由于至少第三邊緣E₃存在于半導體2中，減小了第一邊緣E₁處(與第一層4接觸)的電場。

總之，清楚的是，可以對至今已經描述和圖示的進行修改和變型，而不因此偏離如在所附權利要求中限定的、本發明的范圍。

例如，源極金屬化26和漏極金屬化28中的每一個可以部分穿透在頂層6內，以及還可能在底層4的頂部中。

底層4可以包括相應頂部和相應底層(未示出)，它們例如摻雜有碳原子；在這種情況下，頂部被摻雜有碳原子，摻雜程度小于底部的程度，并且頂部起到所謂的溝道層的作用，而底層4的底部起到緩沖層的作用。在這種情況下，如果第二和第三底壁P_b2、P_b3由底層4形成，則它們可以無差別地由底層4的頂部或底部形成。

摻雜半導體本體2可以是不同于已經描述的類型的。例如，底層4和頂層6可以是P型的。

關于溝槽15，溝槽15的布置在第一底壁P_b1與源極金屬化26之間的部分可以具有不同于已經描述的形狀。例如，圖1所示的類型的、但不存在第三底壁P_b3的實施方式是可以的，在這種情況下第三和第四側壁P_l3、P_l4被單個側壁替換。在這一點上，可以注意的是，出于防止DIBL現象的目的，橫向定界溝槽15并且與橫向結構LS相對的其他橫向結構的形狀基本上不重要，因為源極金屬化26與柵極區10之間的電場比柵極區10與漏極金屬化28之間存在的電場弱。

鈍化區18可以是不存在的，在這種情況下，第一表面S_a由頂層6形成。

再次，如圖15所示，在底層4與頂層6之間，可以存在間隔層200，其由例如氮化鋁制成，并且具有較小厚度，例如1nm；間隔層200的目的是提高二維電子氣的遷移率。通常地，由此，存在對應于之前描述的實施方式、但還包括間隔層200的可能的其他實施方式。在這些其他實施方式中，橫向結構LS的臺階和邊緣的空間分布可以在以下意義上例如對應于之前描述的對應實施方式：如果在之前的實施方式中，臺階的邊緣由給定層(例如，底層4或頂層6)形成，則在對應的其他實施方式中，對應的邊緣也由該給定層形成。

再次參照橫向結構LS，即使之前已經描述了正交臺階，即，通過垂直表面將成對的水平表面連接的臺階，然而，一個或更多個臺階的垂直表面可以相對于對應的水平面橫切和/或一個或更多個臺階的水平面中的一個或兩個水平面可以被不與第一表面S_a平行的表面替換。換言之，通常，壁和垂直面可以不與第一面S_a完全正交。