本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術：

隨著信息技術的發展，存儲信息量急劇增加。存儲信息量的增加促進了存儲器的飛速發展。

快閃存儲器(Flash memory)又稱閃存，已經成為非揮發性存儲器的主流存儲器。閃存的主要特點是在不加電的情況下能夠長期保持存儲的信息；且具有集成度高、存取速度快、易于擦除和重寫等優點，在微機和自動化控制領域得到了廣泛的應用。

閃存的廣泛應用也給存儲器形成工藝的穩定性提出了更高的要求。隨著半導體器件的不斷縮小，半導體技術對閃存中各結構的尺寸和位置的精度要求也越來越高，從而導致閃存形成工藝的穩定性較差。

由此可見，現有的半導體結構的形成方法存在工藝穩定性差，工藝窗口小的缺點。

技術實現要素：

本發明解決的問題是提供一種半導體結構及其形成方法，能夠增加半導體結構的形成工藝穩定性，增加所形成半導體結構的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括：隔離區以及分別位于所述隔離區兩側的第一器件區和第二器件區；在所述隔離區襯底中形成隔離結構；在所述第一器件區襯底中形成第一摻雜區，所述第一摻雜區距離所述隔離區最遠的邊為第一邊；在所述第二器件區襯底中形成第二摻雜區，所述第二摻雜區距離所述隔離區最遠的邊為第二邊；在所述隔離結構之間的襯底中形成電連接摻雜層，所述電連接摻雜層連接所述第一摻雜區與第二摻雜區；形成與所述電連接摻雜層電連接的插塞，所述插塞到所述第一邊和第二邊的距離不相等。

可選的，形成所述第一摻雜區和第二摻雜區之前，還包括：形成橫跨所述隔離區隔離結構、第一器件區襯底和第二器件區襯底的第一柵極結構，以及橫跨所述隔離區隔離結構、第一器件區襯底和第二器件區襯底的第二柵極結構，所述第一摻雜區位于所述第一柵極結構和第二柵極結構之間的襯底中，所述第二摻雜區位于所述第一柵極結構和第二柵極結構之間的襯底中。

可選的，形成所述第一摻雜區、第二摻雜區和所述電連接摻雜層的步驟包括：形成所述第一柵極結構和第二柵極結構之后，對所述第一器件區、第二器件區和隔離區域襯底進行離子注入。

可選的，形成所述插塞的步驟包括：形成覆蓋所述第一摻雜區、第二摻雜區、隔離結構和電連接摻雜層的介質層；在所述介質層中形成接觸孔，所述接觸孔貫穿所述介質層，所述接觸孔到第一邊和第二邊的距離不相等；在所述介質層中形成所述插塞。

可選的，形成所述隔離結構的步驟包括：對所述襯底進行圖形化，在所述隔離區襯底中形成第一隔離溝槽和第二隔離溝槽，所述第一隔離溝槽與所述第二隔離溝槽之間的襯底兩端分別連接所述第一區域和第二區域襯底；在所述第一隔離溝槽和第二隔離溝槽中形成隔離結構。

相應的，本發明還提供一種半導體結構，包括：襯底，所述襯底包括：隔離區以及分別位于所述隔離區兩側的第一器件區和第二器件區；位于所述第一器件區襯底中的第一摻雜區，所述第一摻雜區距離所述隔離區最遠的邊為第一邊；位于所述第二器件區襯底中的第二摻雜區，所述第二摻雜區距離所述隔離區最遠的邊為第二邊；位于所述隔離區襯底中的隔離結構，所述隔離結構之間的襯底中具有電連接摻雜層，所述電連接摻雜層連接所述第一摻雜區與第二摻雜區；與所述電連接摻雜層電連接的插塞，所述插塞到所述第一邊和第二邊的距離不相等。

可選的，還包括：橫跨所述隔離區隔離結構、第一器件區襯底和第二器件區襯底的第一柵極結構；橫跨所述隔離區隔離結構、第一器件區襯底和第二器件區襯底的第二柵極結構，所述第一摻雜區位于所述第一柵極結構和第二柵極結構之間的襯底中，所述第二摻雜區位于所述第一柵極結構和第二柵極結構之間的襯底中。

可選的，所述電連接摻雜層與所述隔離區的隔離結構接觸的側壁呈現具有凹陷的弧型，所述凹陷朝向所述電連接摻雜層。

可選的，所述插塞位于所述電連接摻雜層上；或者所述插塞位于所述第一摻雜區或第二摻雜區上。

可選的，所述第一摻雜區和第二摻雜區為長條型，且所述第一摻雜區和第二摻雜區的延伸方向相同，所述第一摻雜區與所述第二摻雜區之間的間距為0.12μm～0.14μm；所述插塞在沿垂直于所述第一摻雜區與所述電連接摻雜層接觸面的方向上到所述電連接摻雜層中心的距離為87nm～107nm。

與現有技術相比，本發明的技術方案具有以下優點：

本發明技術方案提供的半導體結構的形成方法中，所述插塞到所述第一邊和第二邊的距離不相等，能夠增加所述插塞到所述隔離區的隔離結構的距離，從而不容易使所述插塞與隔離結構接觸，從而不容易增加所述插塞與所述電連接摻雜層之間的接觸電阻，或不容易增加插塞與第一摻雜區或第二摻雜區之間的接觸電阻。在保證插塞與所述電連接摻雜層之間的接觸電阻較小，或插塞與第一摻雜區或第二摻雜區之間的接觸電阻較小的條件下，插塞的位置較靈活。因此，所述形成方法能夠增加插塞形成位置的范圍，改善所形成半導體結構的性能。

本發明技術方案提供的半導體結構中，所述插塞到所述第一邊和第二邊的距離不相等，能夠增加所述插塞到所述隔離結構的距離，從而不容易使所述插塞與隔離結構接觸，從而不容易增加所述插塞與所述電連接摻雜層之間的接觸電阻，或不容易增加插塞與第一摻雜區或第二摻雜區之間的接觸電阻。因此，所述形成方法能夠改善所形成半導體結構性能。

附圖說明

圖1和圖2是一種半導體結構的結構示意圖；

圖3至圖10是本發明的半導體結構的形成方法一實施例各步驟的結構示意圖。

具體實施方式

半導體結構的形成方法存在工藝穩定性較差，所形成的半導體結構性能較差的問題。

現結合一種半導體結構，分析現有的半導體結構的形成方法的工藝穩定性差的原因：

圖1和圖2是一種半導體結構示意圖。

請參考圖1和圖2，圖2是圖1沿切割線11-12的剖面圖，所述半導體結構包括：襯底100，所述襯底100包括隔離區B，以及位于所述隔離區B兩側的第一器件區A1和第二器件區A2；位于所述隔離區B襯底100中的隔離結構101；橫跨所述隔離區B隔離結構101、第一器件區A1襯底100和第二器件區A2襯底100的柵極結構130；位于所述第一器件區A1柵極結構130兩側襯底100中的第一源漏摻雜區110；位于所述第二器件區A2柵極結構130兩側襯底中的第二源漏摻雜區120；位于所述隔離區B隔離結構101之間襯底100中的電連接摻雜層131，所述電連接摻雜層131連接所述第一源漏摻雜區110與所述第二源漏摻雜區120；位于所述隔離結構101、第一摻雜區110、第二摻雜區120和電連接摻雜層131上的介質103(圖1中未示出)；位于所述介質層103中的插塞132，所述插塞132連接所述電連接摻雜層131。

其中，為了節約插塞132材料，所述第一源漏摻雜區110與所述第二源漏摻雜區120共用同一個插塞132，并通過所述電連接摻雜層131實現第一源漏摻雜區110與第二源漏摻雜區120之間的電連接。所述電連接摻雜層131的寬度h為所述電連接摻雜層131在垂直于所述柵極結構130延伸方向上的最小尺寸。所述插塞132的寬度l為所述插塞132在垂直于所述柵極結構130延伸方向上的最大尺寸。

如果所述電連接摻雜層131的寬度h過大，容易使所述電連接摻雜層131兩側的柵極結構130電連接，從而影響所形成半導體結構的性能，因此，所述電連接摻雜層131的寬度h不能過大。如果所述插塞132的寬度l過小，容易減小插塞132與電連接摻雜層131之間的接觸面積，從而增加插塞132與電連接摻雜層131之間的接觸電阻，因此，所述插塞132的寬度l不能過小。

由于工藝誤差的限制，所述隔離結構101與電連接摻雜層131接觸的側壁呈現具有凹陷的弧形，所述凹陷朝向所述電連接摻雜層131。同時，由于所述插塞132到第一源漏摻雜區110和第二摻雜區120的距離相等，且所述電連接摻雜層131的寬度h不能過大，所述插塞132的寬度l不能過小，導致插塞132在垂直于所述柵極結構130延伸方向上到所述隔離結構101的距離較小。因此，在形成所述插塞132的過程中，由于工藝誤差的影響，如果在垂直于所述柵極結構130延伸方向上，所述插塞132的位置偏移所述電連接摻雜層131中心，容易使部分所述插塞132與所述隔離結構101接觸，從而容易減小插塞132與所述電連接摻雜層131之間的接觸面積，進而增加電連接摻雜層131與所述插塞132之間的接觸電阻，影響所形成半導體結構的性能。由此可見，在垂直于所述柵極結構130延伸方向上，所述插塞132的位置距離所述電連接摻雜層131中心的偏移量不能過大，從而使插塞132的形成位置的范圍較小，使所述形成方法的工藝穩定性差。

為解決所述技術問題，本發明提供了一種半導體結構的形成方法，包括：提供襯底，所述襯底包括：隔離區以及分別位于所述隔離區兩側的第一器件區和第二器件區；在所述隔離區襯底中形成隔離結構；在所述第一器件區襯底中形成第一摻雜區，所述第一摻雜區距離所述隔離區最遠的邊為第一邊；在所述第二器件區襯底中形成第二摻雜區，所述第二摻雜區距離所述隔離區最遠的邊為第二邊；在所述隔離結構之間的襯底中形成電連接摻雜層，所述電連接摻雜層連接所述第一摻雜區與第二摻雜區；形成與所述電連接摻雜層電連接的插塞，所述插塞到所述第一邊和第二邊的距離不相等。

其中，所述插塞到所述第一邊和第二邊的距離不相等，能夠增加所述插塞到所述隔離區的隔離結構的距離，從而不容易使所述插塞與隔離結構接觸，從而不容易增加所述插塞與所述電連接摻雜層之間的接觸電阻，或不容易增加插塞與第一摻雜區或第二摻雜區之間的接觸電阻。在保證插塞與所述電連接摻雜層之間的接觸電阻較小，或插塞與第一摻雜區或第二摻雜區之間的接觸電阻較小的條件下，插塞的位置較靈活。因此，所述形成方法能夠增加插塞形成位置的范圍，改善所形成半導體結構的性能。

為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

圖3至圖10是本發明半導體結構的形成方法一實施例各步驟的結構示意圖。

請參考圖3，提供襯底200，所述襯底200包括：隔離區M以及分別位于所述隔離區M兩側的第一器件區N1和第二器件區N2。

所述第一器件區N1用于形成第一半導體器件；所述第二器件區N2用于形成第二半導體器件；所述隔離區M實現第一器件區N1和第二器件區N2之間的隔離。

本實施例中，所述第一器件區N1和第二器件區N2用于形成閃存存儲器。在其他實施例中，所述第一器件區和第二器件區還可以用于形成MOS晶體管、二極管或三極管。

本實施例中，所述襯底200為硅襯底。在其他實施例中，所述襯底還可以為鍺襯底、硅鍺襯底、絕緣體上硅或絕緣體上鍺等半導體襯底。

請參考圖4，在所述隔離區M襯底200中形成隔離結構201。

所述隔離結構201用于實現第一器件區N1和第二器件區N2之間的電隔離。

本實施例中，所述隔離結構201的材料為氧化硅。在其他實施例中，所述隔離結構的材料還可以為氮氧化硅。

本實施例中，形成所述隔離結構201的步驟包括：對所述襯底200進行圖形化，在所述隔離區M襯底200中形成第一隔離溝槽和第二隔離溝槽，所述第一隔離溝槽與所述第二隔離溝槽之間的襯底200兩端分別連接所述第一區域N1和第二區域N2襯底200；在所述第一隔離溝槽和第二隔離溝槽中形成隔離結構201。

本實施例中，對所述襯底200進行圖形化的工藝包括干法刻蝕工藝。在其他實施例中，對所述襯底進行圖形化的工藝包括濕法刻蝕工藝。

需要說明的是，在形成所述第一隔離溝槽和第二隔離溝槽的過程中，由于第一隔離溝槽和的第二隔離溝槽的寬度尺寸較小，在曝光過程中，所述第一隔離溝槽和第二隔離溝槽的端頭曝光成弧形。所述第一溝槽和第二溝槽之間的襯底200與隔離結構201接觸的側壁呈現具有凹陷的弧型，所述凹陷朝向所述第一溝槽和第二溝槽之間的襯底200。

請參考圖5和圖6，圖6是圖5沿切割線1-2的剖面圖，形成橫跨所述第一器件區N1襯底200、第二器件區N2襯底200和隔離區M隔離結構201的第一柵極結構210，以及橫跨所述第一器件區N1襯底200、第二器件區N2襯底200和隔離區M隔離結構201的第二柵極結構220。

本實施例中，所述第一器件區N1用于形成閃存存儲器，則所述第一柵極結構210包括：位于所述第一器件區N1和第二器件區N2襯底200上的第一柵介質層202；位于所述第一柵介質層202上的第一存儲單元和第二存儲單元；位于所述第一存儲單元和第二存儲單元之間的字線216。

本實施例中，所述第一存儲單元和第二存儲單元包括：位于所述第一柵介質層202上的第一浮柵214；位于所述第一浮柵214上的第一耦合介質層215；位于所述第一耦合介質層215上的第一控制柵213。

本實施例中，所述第一柵極結構還包括位于所述第一控制柵213上的第一側墻212；位于所述第一耦合介質層215上的第二側墻211，所述第二側墻211位于所述第一控制柵213和所述第一字線216之間。

在其他實施例中，所述第一柵極結構包括：位于所述第一器件區襯底上的第一柵介質層；位于所述第一柵介質層上的第一柵極。

本實施例中，所述第一器件區N1和第二器件區N2用于形成閃存存儲器，則所述第二柵極結構包括：位于所述第一器件區N1和第二器件區N2襯底200上的第二柵介質層；位于所述第二柵介質層上的第三存儲單元和第四存儲單元；位于所述第三存儲單元和第四存儲單元之間的第二字線。

本實施例中，所述第三存儲單元和第四存儲單元包括：位于所述第二柵介質層上的第二浮柵；位于所述第二浮柵上的第二耦合介質層；位于所述第二耦合介質層上的第二控制柵。

本實施例中，所述第二柵極結構還包括位于所述第二控制柵上的第三側墻；位于所述第二柵介質層上的第四側墻，所述第四側墻位于所述第二控制柵和所述第二字線之間。

在其他實施例中，所述第二柵極結構可以包括：位于所述第二器件區襯底上的第二柵介質層；位于所述第二柵介質層上的第二柵極。

本實施例中，所述第一柵介質層202、所述第二柵介質層、所述第一耦合介質層215和第二耦合介質層的材料為氧化硅。

本實施例中，所述第一浮柵214、第二浮柵、第一控制柵213和第二控制柵、第一字線216和第二字線的材料為多晶硅。在其他實施例中，所述第一浮柵、第二浮柵、第一控制柵和第二控制柵、第一字線和第二字線的材料還可以為多晶鍺或多晶硅鍺。

在其他實施例中，所述第一器件區和第二器件區用于形成二極管，所述形成方法還可以不包括：形成所述第一柵極結構和第二柵極結構的步驟。

請參考圖7，在所述第一器件區N1襯底200中形成第一摻雜區241，所述第一摻雜區241距離所述隔離區M最遠的邊為第一邊251；在所述第二器件區N2襯底200中形成第二摻雜區242，所述第二摻雜區242距離所述隔離區M最遠的邊為第二邊252；在所述隔離結構201之間的襯底200(如圖6所示)中形成電連接摻雜層230，所述電連接摻雜層230連接所述第一摻雜區241與第二摻雜區242。

本實施例中，所述第一摻雜區241位于所述第一柵極結構210和第二柵極結構220之間的襯底200中，所述第二摻雜區242位于所述第一柵極結構210和第二柵極結構220之間的襯底200中。

本實施例中，所述第一摻雜區241用做第一半導體器件的源漏摻雜區；所述第二摻雜區242用做形成第二半導體器件的源漏摻雜區。

本實施例中，所述第一摻雜區241和第二摻雜區242為長條型，且所述第一摻雜區241和第二摻雜區242的延伸方向相同。

如果所述第一摻雜區241與所述第二摻雜區242之間的間距過小，容易使所述第一摻雜區241與第二摻雜區242之間產生漏電；如果所述第一摻雜區241與所述第二摻雜區242之間的間距過大，容易降低所形成半導體結構的集成度。具體的，本實施例中，所述第一摻雜區241與所述第二摻雜區242之間的間距為0.12μm～0.14μm。

本實施例中，形成所述第一摻雜區241、第二摻雜區242和所述電連接摻雜層230的步驟包括：形成所述第一柵極結構210和第二柵極結構220之后，對所述第一器件區N1、第二器件區N2和隔離區M襯底200進行離子注入。

具體的，本實施例中，形成所述第一摻雜區241、第二摻雜區242和所述電連接摻雜層230的步驟包括：對暴露出的襯底200(如圖4所示)進行離子注入，在所述第一柵極結構210和第二柵極結構220兩側的第一器件區N1襯底200中形成第一摻雜區241，在所述第一柵極結構210和第二柵極結構220兩側的第二器件區N2襯底200中形成第二摻雜區242，在所述第一溝槽和第二溝槽之間的襯底200中形成電連接摻雜層230。

由于所述第一摻雜區241、所述第二摻雜區242與所述電連接摻雜層230的連接處呈現弧型，所述電連接摻雜層230與所述隔離結構201接觸的側壁呈現具有凹陷的弧型，所述凹陷朝向所述電連接摻雜層230。

本實施例中，所述電連接摻雜層230與所述隔離結構201接觸的側壁為圓弧形。

請參考圖8至圖10，圖9是圖8中區域31的放大圖，圖10是圖8沿虛線3-4的剖面圖，形成與所述電連接摻雜層230電連接的插塞232，所述插塞232到所述第一邊251的距離l1與到第二邊252的距離l2不相等。

所述插塞232用于實現第一摻雜區241和第二摻雜區242與外部電路的電連接。

需要說明的是，由于所述電連接摻雜層230呈現具有凹陷的弧型，所述凹陷朝向所述電連接摻雜層230，所述插塞232到所述第一邊251的距離l1與到第二邊252的距離l2不相等，能夠增加所述插塞232在垂直于所述第一柵極結構210延伸方向上到隔離結構201的距離d，從而不容易使所述插塞232與隔離結構201接觸，從而不容易增加所述插塞232與所述電連接摻雜層230之間的接觸電阻。因此，所述形成方法能夠增加所述插塞232形成位置的范圍，從而改善所形成半導體結構性能。

本實施例中，形成所述插塞232的步驟包括：形成覆蓋所述第一摻雜區241、第二摻雜區242和隔離區M隔離結構201的介質層250(圖8中未示出)；在所述介質層250中形成接觸孔，所述接觸孔貫穿所述介質層250；在所述介質層250中形成插塞232。

本實施例中，所述插塞232的材料為鎢。在其他實施例中，所述插塞的材料還可以為銅。

本實施例中，所述介質層250的材料為氧化硅。在其他實施例中，所述介質層的材料還可以為氮氧化硅。

本實施例中，形成所述插塞232的工藝包括：化學氣相沉淀工藝。在其他實施例中，形成所述插塞的工藝包括：物理氣相沉淀工藝。

本實施例中，所述插塞232在所述襯底200上的投影圖形為圓形。

需要說明的是，如果所述插塞232到所述第一邊251的距離l1與到第二邊252的距離l2之差的絕對值過小，不易于增加插塞232到隔離區M隔離結構201的距離；如果所述插塞232到所述第一邊251的距離l1與到第二邊252的距離l2之差的絕對值過大，容易使所述第一器件區N1和第二器件區N2形成的閃存存儲器的性能差別較大。具體，本實施例中，所述插塞232在沿垂直于所述第一摻雜區241與所述電連接摻雜層230接觸面的方向上偏離所述電連接摻雜層230中心的距離為87nm～107nm。

綜上，本發明實施例提供的半導體結構的形成方法中，所述插塞到所述第一邊和第二邊的距離不相等，能夠增加所述插塞到所述隔離區的隔離結構的距離，從而不容易使所述插塞與隔離結構接觸，從而不容易增加所述插塞與所述電連接摻雜層之間的接觸電阻，或不容易增加插塞與第一摻雜區或第二摻雜區之間的接觸電阻。在保證插塞與所述電連接摻雜層之間的接觸電阻較小，或插塞與第一摻雜區或第二摻雜區之間的接觸電阻較小的條件下，插塞的位置較靈活。因此，所述形成方法能夠增加插塞形成位置的范圍，改善所形成半導體結構的性能。

繼續參考圖8至圖10，本發明實施例還提供一種半導體結構包括：襯底200，所述襯底200包括：隔離區M以及分別位于所述隔離區M兩側的第一器件區N1和第二器件區N2；位于所述第一器件N1襯底200中的第一摻雜區241，所述第一摻雜區241距離所述隔離區M最遠的邊為第一邊251；位于所述第二器件區N2襯底200中的第二摻雜區242，所述第二摻雜區242距離所述隔離區M最遠的邊為第二邊252；位于所述隔離區M襯底200中的隔離結構201，所述隔離結構201之間的襯底200中具有電連接摻雜層230，所述電連接摻雜層230用于實現所述第一摻雜區241與第二摻雜區242的電連接；與所述電連接摻雜層230電連接的插塞232，所述插塞232到所述第一邊251的距離l1與到第二邊252的距離l2不相等。

需要說明的是，由于所述電連接摻雜層230呈現具有凹陷的弧型，所述凹陷朝向所述電連接摻雜層230。所述插塞232到所述第一邊251的距離l1與到第二邊253的距離l2不相等，能夠增加所述插塞232到所述隔離區M的隔離結構201的距離，從而不容易使所述插塞232與隔離區M隔離結構201接觸，從而不容易增加所述插塞232與所述電連接摻雜層231之間的接觸電阻，或不容易增加插塞232與第一摻雜區241或第二摻雜區242之間的接觸電阻，改善所形成半導體結構性能。

本實施例中，所述半導體結構中，所述插塞232在垂直于所述第一柵極結構210延伸方向上到所述隔離區M的隔離結構201的距離d較大。

本實施例中，所述半導體結構還包括：橫跨所述隔離區M隔離結構201、第一器件區N1襯底200和第二器件區N2襯底200的第一柵極結構210；橫跨所述隔離區M隔離結構201、第一器件區N1襯底200和第二器件區N2襯底200的第二柵極結構220，所述第一摻雜區241位于所述第一柵極結構210和第二柵極結構220之間的襯底200中，所述第二摻雜區242位于所述第一柵極結構210和第二柵極結構220之間的襯底200中。

所述第一柵極結構210包括：位于所述第一器件區N1、所述第二器件區N2和隔離區M襯底200上的第一柵介質層202；位于所述第一柵介質層202上的第一存儲單元和第二存儲單元；位于所述第一存儲單元和第二存儲單元之間的第一字線216；覆蓋所述第一摻雜區241、第二摻雜區242和隔離區M隔離結構201的介質層250。

本實施例中，所述第一存儲單元和第二存儲單元包括：位于所述第一柵介質層202上的第一浮柵214；位于所述第一浮柵214上的第一耦合介質層215；位于所述第一耦合介質層215上的第一控制柵213。

本實施例中，所述第一柵極結構210還包括位于所述第一控制柵213上的第一側墻212；位于所述第一耦合介質層215上的第二側墻211，所述第二側墻211位于所述第一控制柵213和所述第一字線216之間。

在其他實施例中，所述第一柵極結構可以包括：位于所述第一器件區襯底上的第一柵介質層；位于所述第一柵介質層上的第一柵極。

所述第二柵極結構包括：位于所述第一器件區N1、所述第二器件區N2和隔離區M襯底200上的第二柵介質層；位于所述第二柵介質層上的第三存儲單元和第四存儲單元；位于所述第三存儲單元和第四存儲單元之間的第二字線。

本實施例中，所述第三存儲單元和第四存儲單元包括：位于所述第二柵介質層上的第二浮柵；位于所述第二浮柵上的第二耦合介質層；位于所述第二耦合介質層上的第二控制柵。

本實施例中，所述第二柵極結構還包括位于所述第二控制柵上的第三側墻；位于所述第二柵介質層上的第四側墻，所述第四側墻位于所述第二控制柵和所述第二字線之間。

在其他實施例中，所述第二柵極結構可以包括：位于所述第二器件區襯底上的第二柵介質層；位于所述第二柵介質層上的第二柵極。

本實施例中，所述第一柵介質層202、所述第二柵介質層、所述第一耦合介質層215、第二耦合介質層、所述第一控制柵213、第二控制柵、第一浮柵214和第二浮柵、第一字線216和第二字線與上一實施例相同，在此不做贅述。

本實施例中，所述襯底200、隔離結構201、第一摻雜區241、第二摻雜區242、電連接摻雜層230和插塞232與上一實施例相同，在此不做贅述。

本實施例中，所述第一摻雜區241與所述第二摻雜區242之間的間距為0.12μm～0.14μm。所述插塞232在沿垂直于所述第一摻雜區241與所述電連接摻雜層230接觸面的方向上偏離所述電連接摻雜層230中心的距離為87nm～107nm。

綜上，本發明實施例提供的半導體結構中，所述插塞到所述第一邊和第二邊的距離不相等，能夠增加所述插塞到所述隔離結構的距離，從而不容易使所述插塞與隔離結構接觸，從而不容易增加所述插塞與所述電連接摻雜層之間的接觸電阻，或不容易增加插塞與第一摻雜區或第二摻雜區之間的接觸電阻。因此，所述形成方法能夠改善所形成半導體結構性能。

雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。