專利名稱：具有帶改進的寄存器性能的邏輯模塊的可編程邏輯器件的制作方法
技術領域：
0001本發明一般涉及可編程邏輯器件(PLD)，并且更具體地 涉及帶有邏輯模塊的PLD，所述邏輯模塊具有比組合輸出更多的寄存 輸出，和/或可以驅動多于一個輸出寄存器的組合輸出。
背景技術：
0002可編程邏輯器件(PLD)是一種半導體集成電路，其包 含可以被編程來執行許多邏輯功能的固定邏輯電路。在半導體產業中， PLD因為許多原因變得日益流行。由于芯片制造技術的進步，特定用 途集成電路(ASIC)的設計變得難以置信的復雜。這種復雜性不但增 加設計成本，而且增加了開發特定用途設計所需的持續時間。產品壽 命周期迅速地收縮使這個問題更加復雜。結果，對于原始設備制造商 (OEM)來說設計并使用ASIC往往是不可行的。因此OEM越來越 依賴于PLD。同樣加工技術的進步也導致帶有改進的密度與速度性能 的PLD。高級的編程軟件能夠快速開發針對PLD的復雜邏輯功能。此 外，邏輯設計一般也可以容易地從一代PLD移植到下一代，這進一步 縮短了產品開發時間。ASIC性價比差別的縮小和產品開發時間的縮短 使許多OEM不得不使用PLD。
0003大部分PLD具有的體系結構定義為邏輯塊的二維陣列。 行與列的邏輯模塊互連線通常長度與速度可變化，其提供了在陣列中 邏輯模塊之間的信號與時鐘互連。邏輯模塊經常被稱為不同的名字， 例如本申請的受讓人Altera公司稱之為邏輯陣列塊或LAB;而Xilinx 公司使用的名稱為復雜邏輯模塊(CLB)。在Altera結構體系中，LAB 被進一步分成多個單獨邏輯元件，它們被稱作邏輯元件(LE)或自適 應邏輯模塊(ALM)。在Xilinx體系結構中，CLB也包括一組被稱作 邏輯單元或(LC)的邏輯元件。所述LE、 LC或是ALM每種通常都包括諸如查找表(LUT)、用于生成寄存輸出的寄存器、加法器以及 用于實現不同的邏輯與算術功能的其他電路的這類元件。為了簡單，
任何邏輯模塊，不管其被稱為LE、 ALM或LC，此后將總稱為"邏輯 模塊"。同樣，任何邏輯塊，無論是LAB還是CLB，此后將總稱為"邏 輯陣列塊"。決不應該把術語"邏輯模塊"或"邏輯陣列塊"解釋為 限制本發明于特殊的PLD體系結構，而是希望涵蓋使用分組為邏輯陣 列塊的任何類型的邏輯模塊的任何PLD體系結構，包括但不限于 Altera和Xilinx提供的PLD。
0004
一直以來PLD中的邏輯模塊通常在模塊內的組合邏輯發 生器的每個組合輸出只包括一個寄存器，如查找表或LUT。所以，這 些邏輯模塊通常被限制于(i)產生單個非寄存組合功能；(ii)產 生單個寄存組合功能；(iii)產生單個非寄存組合功能而寄存器用于 不相關的觸發器操作；或者(iv)只將寄存器作為觸發器。因此，借 助傳統的邏輯模塊，輸出寄存器就可以從LUT的組合輸出或所述邏輯 模塊的一些其他輸入中選擇，同時通過寄存器反饋連接驅動全局互連 或到的LUT輸入。
0005上文描述的傳統邏輯模塊因為許多實際原因變得不適合。 在許多當前用于PLD的用戶邏輯設計中，由于如流水線操作、使用位 移寄存器存儲數據等原因經常需要大量的觸發器。此外，因為6 LUT 相比以前的4 LUT邏輯塊的邏輯功能性增強，所以使用如6輸入功能的 更大查找表的PLD顯示出減小的觸發器對組合邏輯的比率。通過需要許 多觸發器的設計，使用給定的邏輯模塊來實現LUT中的組合邏輯功能和 為一些其它觸發器操作獨立地使用輸出寄存器是可能的。然而，這種實 現方式通常不是需要的。所述實現方式經常引起布置約束，這會消極地 影響設計速度。結果，所述邏輯模塊通常用來實現組合功能或觸發器功 能，但木能(同時)實現兩個功能。因為需要比通常所需的邏輯模塊更 多的邏輯模塊實現給定邏輯設計指定的一定數量的組合和觸發器功能， 因此，效率被不利地影響。因為一些所述模塊會只專用于觸發器功能， 所以即便用戶的設計定義的觸發器數量比組合功能的數量小，實際實現 方式也可能需要使用比其它實現方式需要的數量更大的邏輯模塊。
0006因此需要一種PLD，所述PLD通過提供(i)比組合輸出更多的寄存輸出；和/或(ii)可以驅動多于一個輸出寄存器的組合
輸出使每個邏輯模塊具有更多的觸發器。

發明內容
0007公開了一種PLD，這種PLD通過提供比組合輸出更多的 寄存輸出；和/或可以驅動多于一個輸出寄存器的組合輸出使每個邏輯 模塊具有更多觸發器。所述PLD包括排列在陣列中的多個邏輯陣列塊 和互連所述陣列的所述邏輯陣列塊的多個邏輯陣列塊互連線。至少一 個邏輯陣列塊包括至少一個邏輯模塊，所述邏輯模塊包括被配置為 響應提供給一個邏輯模塊的輸入產生第一組合輸出信號的第一組合元 件，能夠被第一組合輸出信號驅動的第一寄存器和能夠被第一組合輸 出信號驅動的第二寄存器。因此，所述邏輯模塊具有比組合輸出更多 的寄存輸出和可以驅動多于一個輸出寄存器的組合輸出。在替代實施 例中，所述邏輯模塊可以具有一個或多于一個組合元件和多個寄存器， 一個或多于一個組合元件被配置為響應提供給一個邏輯模塊的輸入產 生一個或更多組合輸出信號，多個寄存器能夠被所述一個或更多組合 輸出信號驅動。在這些替代實施例中，在所述一個邏輯模塊中寄存器 的數量超過組合輸出信號的數量。


0008通過參考下列描述并結合圖解說明本發明具體實施例的 附圖可以最好地理解本發明。
0009圖1是依照本發明一個實施例的可編程邏輯器件(PLD)
體系結構的框圖。
0010圖2是依照本發明的通過多個垂直和水平的LAB互連線 互連許多LAB的圖。
0011圖3是依照本發明另一個實施例的第二 PLD體系結構的框圖。
0012圖4是依照本發明一個實施例的用在邏輯陣列塊中的邏
輯模塊。
100013圖5是依照本發明第二個實施例的用在邏輯陣列塊中的 邏輯模塊。
0014應該注意的是在圖中同樣的編號代表同樣的元件。
具體實施例方式
0015現在將參照如在附圖中圖解說明的多種實施例詳細地描 述本發明。在下面的描述中，為了提供對本發明的深入了解，闡明了 具體的細節。然而，對于本領域技術人員而言，顯然，本發明可以在 不使用此處闡明的一些實施細節的情況下被實踐。還需要了解的是， 為了不會不必要地模糊本發明，熟知的操作并沒有被詳細的描述。此 外，需要注意的是本發明的技術可以被應用到多種系統或電子器件中， 如可編程器件和特定用途集成電路(ASIC)器件。
0016參考圖1，顯示了依照本發明一個實施例的可編程邏輯 器件(PLD)的框圖。PLD10包括基于行和列的兩維體系結構，其包 括排列在芯片周界周圍的多個輸入/輸出元件(IOE) 12，橫穿器件的 分組為行和列的多個邏輯陣列塊(LAB) 14，在確定的LAB 14之間 的分組為列的隨機存取存儲器(RAM)塊16，橫穿器件的分組為列的 數字信號處理(DSP)塊18，同樣橫穿器件并在確定的LAB 14之間 的分組為列的第二 RAM塊20和每個被提供在橫穿器件的不同區域的 一個或多于一個M—RAM存儲器塊22。
0017LAB 14包括預定數目的邏輯模塊(圖中未顯示)。在多 種實施例中，邏輯模塊的數量可以在2到16或更大數目之間變化。 RAM塊16是具有預定數目的位和額外校驗位的簡單雙端口存儲器塊。 RAM塊16為器件提供專用的簡單雙端口或單端口存儲器。為執行數 字信號處理功能提供了 DSP塊18，所述功能例如有限沖激響應(FIR) 和無限沖激響應(IIR)濾波器。第二RAM塊20是帶有存儲位和校驗 位的真正雙端口存儲器塊。最后，M—RAM存儲器塊22是帶有存儲 位和校驗位的大型真正雙端口存儲器塊。需要注意的是PLD IO僅僅是 示例性的并且決不應該被解釋為限制本發明。同樣應該注意的是，此 處描述的本發明的實施不要求具有上文列出的全部上述功能塊的 PLD。例如RAM塊16、 DSP塊18、 RAM塊20和M—RAM塊22的功能塊是可選的并且對于本發明的實施不是必需的。
0018參考圖2，它顯示了依照本發明的通過多個垂直和水平 的LAB連線互聯的許多LAB的框圖。每個LAB 14包括多個邏輯模 塊24。本地交互LAB連線26用來互連每個LAB 14內單獨的邏輯模 塊24。垂直和水平交互LAB連線28被用來互連陣列的LAB 14。路 徑選擇驅動器30 (在圖中用雙向箭頭指代)分別被用來提供交互LAB 連線28和每個LAB 14的本地內部LAB連線26之間的路徑選擇。
0019圖1和2中說明的特定PLD體系結構10的更多信息參 見例如"The Stratix Architecture, Functional Description (Stratix體系結 構，功能描述)，"2-1到2-140頁，Altera公司，2005年7月(Altera 內部文件編號S51002-3.2)或"Stratix PII Architecture, Functional Description(Stratix PII體系結構，功能描述)，"2-104頁，Stratix II器 件手冊，第l巻，2005年12月(Altera內部文件編號SII51002-4.0)， 這兩個文件以引用方式并入本文以滿足全部目的。
0020參考圖3，它顯示了依照本發明第二個實施例的可編程 邏輯器件(PLD)的框圖。PLD30包括排列在行與列的陣列內的多個復 雜邏輯塊(CLB) 32。每個CLB 32包括第一片34A和第二片34B。在 給定列中CLB 32的這些片34A通過第一進位鏈36A互連，該進位鏈由 這些片34A接收并產生的進位輸入(Cin)和進位輸出(Cout)連線所 指定。同樣，這些片34B通過第二進位鏈36B互連，該進位鏈由這些片 34B接收并產生的進位輸入(Cin)和進位輸出(Cout)連線所指定。雖 然沒有說明，但正如在本領域中熟知的，單獨的CLB 32通過多個CLB 互連線被互連。具有片的基于CLB的PLD的更多細節參見"Virtex—5 UserGuide" ， UG190 (v3.0) ， 2007年2月2日，Xilinx公司出版，加 利福尼亞州圣何賽，155-181頁，其以引用方式并入本文以滿足全部目 的。
0021每個片34包括一個或多于一個邏輯模塊(未圖示)。在 一個具體實施例中，每個片34包括四個邏輯模塊。在其它實施例中， 每個片34會使用更多或更少的邏輯模塊。在示例的替代實施例中，一 個到三個，或五個到16個或更多的邏輯模塊會被包括在每個CLB 34 中。總之，CLB中邏輯模塊的具體數量是任意的，并且不應該被解釋為任何方式的限制。
0022參考圖4，顯示了依照本發明一個實施例的用在邏輯陣
列塊中的邏輯模塊。邏輯模塊40包括被配置成接收輸入A， B， C 和D以及產生第一組合輸出44的組合元件42;第一寄存器46;第二 寄存器48;多個輸出多路復用器50A， 50B和50C;控制信號選擇電 路52，其被配置為響應一個或多于一個輸入控制信號58產生寄存器 控制信號54和寄存器時鐘信號56;以及包括三個多路復用器62A— 62C和兩個與門64A和64B的數據產生邏輯60。
0023在所示實施例中，組合元件42的第三輸入通過多路復用 器66提供，其被耦連以接收C輸入或經由寄存器反饋路徑68的第一 寄存器46的輸出。依靠提供給多路復用器66的選擇輸入，C輸入或 寄存器反饋信號被提供給組合元件42。需要注意的是C輸入的多路復 用是任意的并且任何其他輸入A， B或D也可以通過寄存器反饋信號 68被多路復用。
0024在操作期間，組合元件42產生組合輸出44以響應一組 輸入(A， B， C， D)或(A， B，寄存器反饋信號68， D)。邏輯模 塊40可以產生寄存或非寄存輸出。換句話說，組合輸出44可以直接 通過輸出多路復用器50A—50C被輸出或者通過寄存器46和/或48然 后通過輸出多路復用器50A—50C被輸出。
0025在非寄存模式中，組合輸出44被直接提供給每個多路復 用器50A—50C。通過選擇到每個多路復用器50A—50C的直接輸入， 非寄存輸出44可以被選擇性地耦連到邏輯陣列塊互連線或在包含邏 輯模塊40的邏輯塊內的本地邏輯陣列塊連線。此外，所示多路復用器 50A—50C的數量和特定排列是任意的并且可使用其它配置。
0026在寄存輸出模式中，組合輸出44經由數據產生邏輯60 被提供給第一寄存器46和/或第二寄存器48。具體地，第一寄存器46 被配置為在它的數據輸入63A接收(i)組合輸出44，或(ii)經由 多路復用器62A的輸入C。第二寄存器48被配置來在它的數據輸入接 收(i)組合輸出44， (ii)經由多路復用器62B和62C的輸入信號 A，或(iii)同樣經由多路復用器62B和62C的第一寄存器46的級聯 輸出72。兩個多路復用器62A和62B的選擇輸入被寄存器控制信號54控制，該寄存器控制信號由控制信號選擇電路52產生，而多路復 用器62C的選擇輸入由配置位(未示出)控制。在各種實施例中，提 供給控制信號選擇電路52的一個或多于一個控制信號58從這一組中 選擇，這一組包括但不限制于時鐘信號、時鐘使能信號、同步載入 信號、異步載入信號、同步清零信號和異步清零信號。
0027第一寄存器46和第二寄存器48也都可以通過控制信號 選擇電路52被清零。通過驅動清零信號70到低電位并設定寄存器控 制信號54以選擇多路復用器62A和62B每個的第二輸入，控制信號 選擇電路52引起與門64A和64B的輸出處在低電位并且分別提供給 寄存器46和48的數據輸入。
0028在所示實施例中，寄存器46和48的輸出在多路復用器 50A — 50C中被分配。例如，第一寄存器的輸出被施加到多路復用器 50A和50B，但不施加到50C。第二寄存器48的輸出只提供給多路復 用器50C，但不提供給50A和50B。這樣，寄存組合輸出可以經由多 路復用器50A—50C被選擇性地耦連到邏輯陣列塊互連線或包括邏輯 模塊40的邏輯塊內的本地邏輯陣列塊連線。兩個寄存器46和48也可 以驅動邏輯陣列塊互連路徑選擇的不同子集。特定地，為了降低驅動 邏輯陣列塊互連路由選擇的多路復用器50A—50C的成本，多路復用 器50A—50C可受限為只從寄存器46或48中的一個選擇它們的輸入。
0029邏輯模塊40提供許多優勢并且比現有技術模塊更加靈活。 例如，邏輯模塊40能夠(i)提供組合輸出44的兩個寄存輸出；(ii) 提供組合輸出44的一個寄存輸出并使用另一個寄存器進行觸發器操 作；(iii)提供組合輸出44的兩個非寄存輸出并使用寄存器46和48 中的一個或其兩者來進行不相關的觸發器操作；或者(iv)只使用寄 存器46和48中的一個或兩個進行觸發器操作。
0030在圖4中說明的本發明的一個實施例中，兩個寄存器46 和48共享同樣的控制信號選擇邏輯52以降低成本。然而，在替代實 施例中，分開的控制邏輯可以被使用。另外，為了給上文提到的每個寄 存器46和48提供獨特的數據輸入，上文描述的電路60中的至少一些不 同的數據產生邏輯是必要的。另一個有用的屬性是邏輯塊模40的不同的 輸入信號A—C或組合輸出可作為載入數據被提供給寄存器46或48。因此，寄存器46和48都可以載入同樣的邏輯模塊輸入A—C (假設A 和C上的信號是可用的)或組合輸出，使得可以提供觸發器的兩個同樣 的副本，這樣允許單個邏輯觸發器驅動全部路徑選擇輸出。因此，雖然 單獨觸發器的路由選擇靈活性比傳統情況小，但通過一般情況下每個邏 輯元件使用單個觸發器來復制觸發器，傳統情況的全部路由選擇靈活性 是可用的。還有另一個特點是一個寄存器46將另一個寄存器的輸出作為 數據載入的能力，這樣形成了移位寄存器。
0031通過圖4的邏輯模塊40,兩個寄存器46和48都能夠被 一個組合輸出信號44驅動。這樣，在這個實施例中，邏輯模塊40中 寄存器的數量超過組合輸出信號的數量，其比率為(2:1)。然而需要 注意的是，所述比率是任意的。在另一個實施例中，每個邏輯模塊的 寄存器和組合輸出的數量可能是變化的。例如，邏輯模塊40的不同實 施例中寄存器(多個)與組合邏輯輸出(多個)的比率可以是例如3:1， 3:2， 4:1， 4:2， 4:3， 5:1， 5:2， 5:3或5:4。雖然上文列出的全部多種 實施例數目過于眾多以至于不能在此處詳細討論，但在下文作為示例 將描述三個寄存器對兩個組合輸出的(3:2)比率的邏輯模塊。
0032參考圖5，它顯示了依照本發明的第二個實施例的用在 邏輯陣列中的邏輯模塊。在這個實施例中，邏輯模塊80與模塊40相 似，只是邏輯模塊80包括(0產生第一和第二組合輸出44A和44B 的組合元件42; (ii)寄存器46和48以外的第三寄存器82; (iii) 在數據產生邏輯60內額外的多路復用器62E和62F以及與門64C;(iv) 額外的輸出多路復用器50D—50F。組合元件42被配置來接收輸入A —H。寄存器46、 48和82每個被配置來接收組合輸出信號44A或44B 中的一個， 一個輸入信號A， B， G或H或清零信號。寄存或非寄存 的組合輸出信號44A和44B在多個輸出多路復用器50A-50F中被分 配。此外，同樣的編號代表同樣的元件，并且因此在此處沒有詳細地 討論。在所示實施例中，寄存器46被配置成只接收第一組合輸出44A， 但不接收第二組合輸出44B。然而，寄存器48和82每個被配置成只 接收第二組合輸出44B，但不接收第一組合輸出44A。
0033邏輯模塊80提供上文關于圖4描述的同樣特性和優勢， 只是具有第三寄存器82的額外益處，這樣提供了甚至更高級的效率和靈活性。每兩個組合輸出使用三個寄存器提供比傳統情況高、比每個 組合輸出提供兩個觸發器低的觸發器對組合邏輯的比率。
0034在其它實施例中，組合元件的數量和他們產生的組合輸 出信號的數量可以是變化的。例如，邏輯模塊可以包括從一到四或更
多的組合元件42，其能夠產生一，二，三，四或更多組合輸出44。
0035雖然已經參照其具體實施例對本發明進行了特別展示和 描述，但本領域技術人員將了解到可以對所公開的實施例做出形式和 細節上的改變而不偏離本發明的精神和范圍。因此，希望本發明被解 讀為包括處在本發明真實精神和范圍內的全部變體和等價物。
權利要求
1. 一種設備，其含有 可編程邏輯器件，所述可編程邏輯器件包括安排在陣列中的多個邏輯陣列塊；互聯所述陣列的所述邏輯陣列塊的多個邏輯陣列塊互連線； 其中至少一個所述邏輯陣列塊還包括至少一個邏輯，莫塊，所述一 個邏輯模塊包括第一組合元件，其被配置為響應提供給所述一個邏輯模塊的 輸入產生第一組合輸出信號；第一寄存器，其能夠被所述第一組合輸出信號驅動；以及第二寄存器，其能夠被所述第一組合輸出信號驅動。
2. 根據權利要求1所述的設備，其中所述一個邏輯模塊還包含第 二組合元件，其被配置為產生第二組合輸出信號，其中所述第一寄存 器能夠被所述第一組合輸出信號或所述第二組合輸出信號驅動。
3. 根據權利要求1所述的設備，其中所述一個邏輯模塊還包含第 二組合元件，其被配置為產生第二組合輸出信號，其中所述第一寄存 器能夠被所述第一組合輸出信號或所述第二組合輸出信號驅動，而所 述第二寄存器只能夠被所述第一組合輸出信號驅動。
4. 根據權利要求1所述的設備，其中所述一個邏輯模塊還包含控 制信號選擇電路，該控制信號選擇電路被配置為產生寄存器控制信號 來分別控制所述第一寄存器和所述第二寄存器。
5. 根據權利要求4所述的設備，其中所述控制信號選擇電路被配 置為響應提供給所述一個邏輯模塊的一個或多于一個控制信號產生所 述寄存器控制信號。
6. 根據權利要求5所述的設備，其中提供給所述一個邏輯模塊的 所述一個或多于一個控制信號從一組信號中選擇，所述一組信號由時 鐘信號、時鐘使能信號、同步載入信號，異步載入信號、同步清零信 號和異步清零信號組成。
7. 根據權利要求1所述的設備，其中所述第一寄存器的輸出作為 輸入被可編程地級聯到所述第二寄存器。
8. 根據權利要求1所述的設備，其中所述一個邏輯模塊還包含分 別耦連到所述第一寄存器和所述第二寄存器的輸出的多個輸出多路復 用器。
9. 根據權利要求8所述的設備，其中所述第一寄存器和所述第二 寄存器的輸出在所述多個輸出多路復用器內被分配。
10. 根據權利要求8所述的設備，其中所述輸出多路復用器選擇性 地把所述第一寄存器和所述第二寄存器的輸出耦連到所述邏輯陣列塊 互連線、所述一個邏輯陣列塊本地的邏輯陣列塊連線中的任意一個或 耦連到這兩者上。
11. 根據權利要求1所述的設備，其中所述一個邏輯模塊還包含第 三寄存器，該第三寄存器能夠被所述第一組合元件產生的第二組合輸 出信號驅動。
12. 根據權利要求1所述的設備，其中所述一個邏輯模塊還包含數 據產生邏輯，該數據產生邏輯分別為所述第一寄存器和第二寄存器提 供第一數據輸入和第二數據輸入。
13. 根據權利要求12所述的設備，其中所述第一數據輸入和第二數 據輸入是提供給所述一個邏輯模塊的輸入。
14. 根據權利要求13所述的設備，其中提供給所述第一寄存器和第二寄存器的所述第一數據輸入和第二數據輸入是提供給所述一個邏 輯模塊的相同數據輸入或兩個不同數據輸入。
15. 根據權利要求1所述的設備，其中所述第一寄存器能夠被下列 中的一個信號驅動(i) 所述第一組合輸出信號；(ii) 提供給所述一個邏輯模塊的輸入信號；或(iii) 清零信號。
16. 根據權利要求1所述的設備，其中所述第二寄存器能夠被下列 中的一個信號驅動(i) 所述第一組合輸出信號；(ii) 提供給所述一個邏輯模塊的輸入信號；或(iii) 清零信號。
17. —種設備，其含有 可編程邏輯器件，所述可編程邏輯器件包括安排成陣列的多個邏輯陣列塊；互聯所述陣列的邏輯陣列塊的多個內部邏輯陣列塊連線； 其中至少一個所述邏輯陣列塊還包括至少一個邏輯模塊，所述一個邏輯模塊包括一個或多于一個組合元件，其被配置為響應提供給所述一個 邏輯模塊的輸入產生一個或多于一個組合輸出信號；以及多個寄存器，其能夠被一個或多于一個組合輸出信號驅動， 其中在所述一個邏輯模塊中寄存器的數量超過組合輸出信號的數量。
18. 根據權利要求17所述的設備，其中在所述一個邏輯模塊中寄存 器的數量相對于組合輸出信號的數量分別由下列比率中的一個定義2:1， 3:1， 3:2， 4:1， 4:2， 4:3， 5:1， 5:2， 5:3或5:4。
19. 根據權利要求18所述的設備，其中所述一個或多于一個組合元件還由下列中的一種構成(i) 一個第一組合元件，其被配置為產生第一組合輸出信號；(ii) 一個第一組合元件，其被配置為產生第一組合輸出信號和第 二組合輸出信號；(iii) 一個第一組合元件，其被配置為產生第一組合輸出信號和第 二組合輸出信號， 一個第二組合元件被配置成產生第三組合輸出信號; 以及(iv) —個第一組合元件，其被配置為產生第一組合輸出信號和第 二組合輸出信號，以及一個第二組合元件，其被配置為產生第三組合 輸出信號和第四組合輸出信號。
20. 根據權利要求18所述的設備，其中所述多個寄存器能夠被一 個或多于一個組合輸出信號控制，所述多個寄存器由下列中的一種構 成(i) 在所述一個邏輯模塊內的兩個寄存器；(ii) 在所述一個邏輯模塊內的三個寄存器；(iii) 在所述一個邏輯模塊內的四個寄存器；或(iv) 在所述一個邏輯模塊內的五個寄存器。
21. 根據權利要求18所述的設備，其中所述一個邏輯模塊還包含 一個第一組合元件，其被配置為產生第一組合輸出信號； 第一寄存器，其能夠被所述第一組合輸出信號驅動；以及 第二寄存器，其能夠被所述第一組合輸出信號驅動。
22. 根據權利要求21所述的設備，其中所述第一組合元件還被配 置為產生第二組合輸出信號，并且所述一個邏輯元件還包含能夠被所 述第一組合輸出信號或所述第二組合輸出信號驅動的第三寄存器。
23. 根據權利要求18所述的設備，其中所述一個邏輯模塊還包含 控制信號選擇電路，該控制信號選擇電路被配置為產生多個寄存器控制信號來分別控制所述多個寄存器。
24. 根據權利要求23所述的設備，其中所述控制信號選擇電路被配置為響應提供給所述一個邏輯模塊的一個或多于一個控制信號產生 所述多個寄存器控制信號。
25. 根據權利要求24所述的設備，其中提供給所述一個邏輯模塊 的所述一個或多于一個控制信號是從一組信號中選擇的，所述一組信 號由時鐘信號、時鐘使能信號、同步載入信號，異步載入信號、同步 清零信號和異步清零信號構成。
26. 根據權利要求18所述的設備，其中所述多個寄存器可以被可 編程地級聯到一起，使得一個寄存器的輸出被提供給第二寄存器的輸 入。
27. 根據權利要求18所述的設備，其中所述一個邏輯模塊還包含 分別耦連到所述多個寄存器輸出的多個輸出多路復用器。
28. 根據權利要求27所述的設備，其中所述多個寄存器的輸出分 別在所述多個輸出多路復用器內被分配。
29. 根據權利要求28所述的設備，其中所述多個輸出多路復用器 選擇性地把所述多個寄存器的輸出分別耦連到所述邏輯陣列塊互連線 或所述一個邏輯陣列塊本地的邏輯陣列塊連線之一。
30. 根據權利要求18所述的設備，其中所述一個邏輯模塊還包含 數據產生邏輯，該數據產生邏輯分別為所述多個寄存器提供一個或多 于一個數據輸入。
31. 根據權利要求18所述的設備，其中所述多個寄存器中的每個 能夠被下列信號中的一個信號驅動(i) 一個或多于一個所述第一組合輸出信號；(ii) 提供給所述一個邏輯模塊的輸入信號；或(iii) 清零信號。
全文摘要
公開了一種PLD，這種PLD通過提供比組合輸出更多的寄存輸出和/或可以驅動多于一個寄存器的組合輸出使每個邏輯模塊具有更多觸發器。所述PLD包括排列在陣列中的多個邏輯陣列塊和互連所述陣列的所述陣列的所述邏輯陣列塊的多個邏輯陣列塊互連線。至少一個邏輯陣列塊包括至少一個邏輯模塊，所述邏輯模塊包括被配置為響應提供給所述一個邏輯模塊的輸入產生第一組合輸出信號的第一組合元件；能夠被第一組合輸出信號驅動的第一寄存器和能夠被第一組合輸出信號驅動的第二寄存器。因此，所述邏輯模塊具有比組合輸出更多的寄存輸出和可以驅動多于一個輸出寄存器的組合輸出。在替代實施例中，所述邏輯模塊可以具有被配置為響應提供給所述一個邏輯模塊的輸入產生一個或多于一個組合輸出信號的一個或多于一個組合元件；和能夠被所述一個或多于一個組合輸出信號驅動的多個寄存器。在這些替代實施例中，在所述一個邏輯模塊中寄存器的數量超過組合輸出信號的數量。
文檔編號H03K19/177GK101312346SQ20081009841
公開日2008年11月26日 申請日期2008年5月26日 優先權日2007年5月24日
發明者D·劉易斯 申請人:阿爾特拉公司