專利名稱：低電壓高速分頻器的制作方法
低電壓高速分頻器所屬領(lǐng)域本發(fā)明屬于集成電路信號處理的技術(shù)領(lǐng)域，涉及一種帶鐘控晶體管的分頻器，尤其涉及低電壓高速分頻器，用于無線射頻頻率合成器的鎖相環(huán)以及相應(yīng)的產(chǎn)品。
背景技術(shù)：
源耦合邏輯電路是由雙極電路的ECL結(jié)構(gòu)演變而來，由于電路的擺幅小，因而電路的工作速度得以提高。源耦合邏輯(SCL)分頻器以其寬工作范圍、合適的功耗等優(yōu)點在高速CMOS分頻電路中占有重要比重。對于源耦合電路限制其速度的關(guān)鍵是負(fù)載電阻，小的負(fù)載電阻有利于減小時間常數(shù)，大的電阻則有利于信號的放大。為了滿足低功耗的要求，電源電壓越來越低，IV電源的電路設(shè)計變得越來越重要，前面提到的結(jié)構(gòu)在IV的電壓下，已經(jīng)不能工作。傳統(tǒng)的二個觸發(fā)器組成的主從觸發(fā)器分頻器結(jié)構(gòu)如圖Ia的框圖所示，它由主、從觸發(fā)器01和02構(gòu)成。已有技術(shù)傳統(tǒng)鎖存器的結(jié)構(gòu)上帶有時鐘控制輸入管，需要為其提供源漏電壓Vdsi，傳統(tǒng)靜態(tài)負(fù)載源耦合邏輯分頻器，電路正常工作的首先條件是要保證尾電流源晶體管和時鐘控制管處于飽和區(qū)，假設(shè)輸出信號擺幅為0. 2V，那么電源電壓Vdd > 0. 2+VGS5+Vdsl+Vds,Is (1)式中Vds, Is為保證尾電流源正常工作電壓，Vdsjls要大于0. 15V ；而Vdsi為分頻器的輸入范圍，至少要0. 2V ；Vgs5為晶體管的柵源電壓，至少要0. 65V ；傳統(tǒng)靜態(tài)負(fù)載源耦合邏輯分頻器所需電源電壓的最小值為Vddjmin = 0. 2+0. 65+0. 2+0. 15 = 1. 2V (2)眾所周知，傳統(tǒng)靜態(tài)負(fù)載結(jié)構(gòu)和改進(jìn)型動態(tài)負(fù)載結(jié)構(gòu)，當(dāng)電源電壓下降到1. 2V以下時的工作頻率將急劇下降，甚至不能正常工作。顯而易見，傳統(tǒng)靜態(tài)負(fù)載結(jié)構(gòu)和改進(jìn)型動態(tài)負(fù)載結(jié)構(gòu)的源耦合邏輯分頻器，存在所需電源電壓最小值高，分頻器的工作頻率又會隨電源電壓下降而急劇下降，甚至不能正常工的缺陷。目前已有技術(shù)的文獻(xiàn)，發(fā)表于《固態(tài)電路雜志(JOURNAL 0FS0LID-STATE CIRCUITS，JSSC)》2005 年第 8 期的論文"High-FrequencyCML Clock Dividers in 0. 13ym CMOS Operating up to 38GHz”和 2008 年《固態(tài)電路會議(International Solid-State Circuits Conference, ISSCC)〉〉的論文 “3. 5mW W-Band Frequency Divider with Wide Locking Range in 90nmCM0S ^Technology”，提出采用更小尺寸的工藝，如更低閾值電壓的 130nmCM0S和90nm CMOS的工藝。還有發(fā)表于《微波無線器件簡報(IEEEMicrowave and Wireless Component Letter)》2006 年第 5 其月的論文"A WideLocking Range and Low Voltage CMOS Direct Injection-Locked FrequencyDivider，，，提出采用類似于壓控振蕩器的注入鎖定結(jié)構(gòu)(ILFD)。上述已有技術(shù)雖然也可在較低的電壓下工作，但是存在工藝和電路結(jié)構(gòu)十分復(fù)雜的缺陷。為此，本發(fā)明提出一種低電壓結(jié)構(gòu)分頻器，對靜態(tài)負(fù)載源耦合分頻器的結(jié)構(gòu)進(jìn)行改進(jìn)。

發(fā)明內(nèi)容
本發(fā)明的目的是克服已有技術(shù)的工藝和電路結(jié)構(gòu)十分復(fù)雜的缺陷，公開一種高速、低電壓高速分頻器，它的電路結(jié)構(gòu)較為簡單，在傳統(tǒng)的靜態(tài)負(fù)載源耦合鎖存器結(jié)構(gòu)上去除了時鐘輸入管，省去了一個晶體管的源漏電壓Vdsi，可有效降低分頻器所需電源電壓的最小值。另外基于動態(tài)負(fù)載構(gòu)思，添加一個時鐘控制晶體管引入一控制維度，在采樣階段的負(fù)載電阻動態(tài)減小呈現(xiàn)為低阻，而在鎖存階段呈高電阻，凸現(xiàn)提高工作頻率的優(yōu)點，從而實現(xiàn)一種高速、低電壓低功耗分頻器，用于提供低電壓的正交信號。而本發(fā)明提出的低電壓源耦合邏輯分頻器由于減小了一個時鐘輸入晶體管的漏源電壓Vdsi，所以，由⑵式計算可知，Vdd,_為IV。顯然，本發(fā)明中的低電壓源耦合邏輯分頻器可在IV的電源電壓下工作。本發(fā)明提出的低電壓高速分頻器，在傳統(tǒng)源耦合邏輯分頻器電路中加入一個時鐘控制管。由于源耦合鎖存器的速度決定于采樣電路的速度，對工作于采樣狀態(tài)時的鎖存器的分析可知，只需對其等效電路的半邊電路進(jìn)行小信號分析。小信號模型的傳輸函數(shù)Av用 (3)式表不
權(quán)利要求
1.一種低電壓高速分頻器，其電路構(gòu)成包括第一鎖存器，以及與第一鎖存器交叉耦合的第二鎖存器；其中所述第一鎖存器和第二鎖存器為帶時鐘控制管的鎖存器，兩個鎖存器的電路結(jié)構(gòu)完全相同；第一鎖存器的輸出端QP和QN直接連接到第二鎖存器的輸入端IP和IN，第二鎖存器的輸出端QP和QN交叉耦合連接到第一鎖存器的輸入端IN和IP，差分時鐘信號CP和CN對應(yīng)連接到第一鎖存器和第二鎖存器的鎖存控制端。
2.根據(jù)權(quán)利要求1所述的低電壓高速分頻器，其特征在于所述第一鎖存器的組成包括采樣差分對管(21)、鎖存交叉耦合對管(22)、帶時鐘控制管(鐘控晶體管)的負(fù)載模塊以及尾電流源07-1)；第二鎖存器0-2)的組成與第一鎖存器的組成相同包括采樣差分對管(M)、鎖存交叉耦合對管(25)、帶時鐘控制管的負(fù)載模塊06)以及尾電流源(27-2)，尾電流源07-1)和、2 -2~)組成的尾電流源對(JT)為兩個鎖存器共用；第一鎖存器的采樣差分對管的源極與第二鎖存器(2- 的鎖存交叉耦合對管的源極相連接，并連接到尾電流源07-1)的漏極，還經(jīng)過隔直電容連接輸入時鐘信號CP，時鐘控制管MC1的兩端并接在鎖存器的兩輸出端QN和QP上，時鐘控制管MC1的控制端連接時鐘信號CP ；第二鎖存器的采樣差分對管的源極與第一鎖存器的鎖存交叉耦合對管的源極連接在一起，并連接到尾電流源07-2)的漏極，還經(jīng)過隔直電容連接輸入時鐘信號CN，時鐘控制管MC2的兩端并接在鎖存器的兩輸出端QN和QP上，時鐘控制管MC2的控制端連接時鐘信號 CN ；每個鎖存器的輸出信號與其采樣對管柵極所接入的輸入信號的頻率相同，都為輸入的時鐘信號頻率的一半。
3.根據(jù)權(quán)利要求2所述的低電壓高速分頻器，其特征在于所述采樣差分對管以及鎖存交叉耦合對管(25)，采樣差分對管由M1和M2組成，鎖存交叉耦合對管25由M7 和M8組成，M1和M2及M7和M8為FET場效應(yīng)管；采樣差分管M1和M2的漏極以及鎖存交叉耦合管M8和M7的漏極各自對應(yīng)連接到各自鎖存器的輸出端QN和QP，M1和M2的源極同M7和 M8的源極接在一起，連接點經(jīng)過隔直電容接入時鐘信號CP，并與尾電流源07-1)的漏極相連接；所述鎖存交叉耦合對管0 以及采樣差分對管(M)，鎖存交叉耦合對管0 由禮和 M4組成，采樣差分對管04)由M5和M6組成，M3和M4及M5和M6為FET場效應(yīng)管，采樣差分管M3和M4的漏極以及鎖存交叉耦合管M6和M5的漏極各自對應(yīng)連接到各自鎖存器的輸出端QN和QP，M3和M4的源極同M5和M6的源極連接在一起，并和尾電流源、2 -2)的漏極相連接，連接點經(jīng)過隔直電容連接到輸入時鐘信號CN ；M3和M4的柵極以及M8和M7的柵極交叉連接各自鎖存器的輸出端QN和QP，并交叉連接到對應(yīng)鎖存器的輸入端IP和IN。
4.根據(jù)權(quán)利要求2所述的低電壓高速分頻器，其特征在于所述帶時鐘控制管的負(fù)載模塊(23,26)的(23)由負(fù)載管MP1和MP2以及時鐘控制管MC1組成，(26)由負(fù)載管MP3和 MP4以及時鐘控制管MC2組成；MP1和MP2、MP3和MP4以及時鐘控制管MC1和MC2為FET場效應(yīng)管；MP1和MP2的漏極以及MP3和MP4的漏極分別連接到各自鎖存器的兩個輸出端QP和 QN ；時鐘控制管MC1的源極和漏極以及MC2的源極和漏極，分別連接到各自鎖存器的兩個輸出端QP和QN，MC1的柵極連接時鐘信號CP，MC2的柵極連接時鐘信號CN ；MP1和MP2的源極以及MP3和MP4的源極連接電源Vdd ；MP1和MP2的柵極以及MP3和MP4的柵極都連接一偏置電位Vb。
5.根據(jù)權(quán)利要求4所述的低電壓高速分頻器，其特征還在于所述帶時鐘控制管的負(fù)載模塊03，26)分別由阻型器件Z1和\以及時鐘控制管MC1組成，由阻型器件&和\以及時鐘控制管MC2組成；其中阻型器件\和以及&和\為電阻，或為電感，或為由電阻和電感的組合器件，時鐘控制管MC1和MC2為FET場效應(yīng)管。
6.根據(jù)權(quán)利要求2所述的低電壓高速分頻器，其特征在于在所述帶時鐘控制管的負(fù)載模塊的時鐘控制管為同向時鐘信號控制的晶體管；在鎖存器的兩個輸出端上接入一個鐘控晶體管為分頻器增加一個控制維度，通過調(diào)節(jié)時鐘控制管UnM。2的尺寸，以便滿足分頻器的極高工作頻率和較寬工作范圍的要求。
7.根據(jù)權(quán)利要求1或2所述的低電壓高速分頻器，其特征在于所述第一鎖存器電路 (3-1) “4-1)以及第二鎖存器電路(3-2)、0-2)，其中所述采樣差分對管(31,34),(41,44)以及交叉耦合鎖存對管(32,35),(42,45)中的晶體管為NMOS管；所述負(fù)載模塊(33，36)的負(fù)載管以及時鐘控制管為PMOS管；所述負(fù)載模塊(43，46)的負(fù)載阻件為電阻，或為電感的阻型器件，或為由電阻和電感組合的阻型器件，所述負(fù)載模塊 (43,46)的鐘控晶體管為PMOS管。
8.根據(jù)權(quán)利要求1或2所述的低電壓高速分頻器，其特征還在于所述第一鎖存器電路(5-1)、(6-1)以及第二鎖存器電路(5-2)、(6-2)，其中所述采樣差分對管(51,54),(61,64)以及交叉耦合鎖存對管(52，55)、(62，65)中的晶體管為PMOS管；所述負(fù)載模塊(53，56)的負(fù)載管和鐘控晶體管為NMOS管；所述負(fù)載模塊(63，66)中的阻型器件為電阻，或電感，或由電阻和電感組合的阻型器件；所述負(fù)載模塊(63，66)中的鐘控晶體管為NMOS管。
9.根據(jù)權(quán)利要求1或2所述的低電壓高速分頻器，其特征還在于所述第一鎖存器電路(7-1)、(8-1)與該第二鎖存器電路(7-2)或(8-2)，其中所述采樣差分對管(71,74),(81,84)和交叉耦合鎖存對管(72，75)、(82，85)中的晶體管為NPN管；所述負(fù)載模塊(73，76)的負(fù)載管和鐘控晶體管為PMOS管；所述負(fù)載模塊(83，86)中的負(fù)載阻件為電阻或電感的阻型器件，或由電阻和電感組合的阻型器件，所述負(fù)載模塊(83， 86)中的鐘控晶體管為PMOS管。
10.根據(jù)權(quán)利要求1或2所述的低電壓高速分頻器，其特征還在于所述第一鎖存器電路(9-1)、(10-1)與該第二鎖存器電路(9-2)、(10-2)，其中所述采樣差分對管(91，94)、(101，104)和交叉耦合鎖存對管(92，95)、(102，105)中的晶體管為PNP管；所述負(fù)載模塊(93，96)的負(fù)載管和鐘控晶體管為NMOS管；所述負(fù)載模塊(103，106)的負(fù)載管Z1 \和鐘控晶體管Μα、Μ。2為NMOS管，Z1 \為阻型器件，阻型器件為電阻或電感，或由電阻和電感組合的阻型器件。
全文摘要
本發(fā)明公開一種低電壓高速分頻器，在負(fù)載輸出的兩端添加時鐘控制管，構(gòu)成帶鐘控晶體管的低電源電壓分頻器。比傳統(tǒng)分頻器的電路結(jié)構(gòu)省去了時鐘輸入差分對管，降低了對電源電壓的最小值的限制。該低電壓高速分頻器包括兩個電路結(jié)構(gòu)完全相同的鎖存器，每個鎖存器的兩個輸出端上接入一個采用同向時鐘信號控制的鐘控晶體管，帶鐘控晶體管鎖存器的動態(tài)負(fù)載在采樣階段呈低電阻，減小充放電時間，不僅大大加快轉(zhuǎn)換速度，提高工作頻率，同時克服了傳統(tǒng)動態(tài)負(fù)載結(jié)構(gòu)靜態(tài)偏置點變動的缺點，該動態(tài)負(fù)載在鎖存階段呈高電阻值，提供足夠的增益。本發(fā)明的低電壓高速分頻器增加了一個控制維度，比傳統(tǒng)鎖存器的工作頻率高、工作范圍寬，更適應(yīng)于低電源電壓。
文檔編號H03L7/18GK102545895SQ20101060372
公開日2012年7月4日 申請日期2010年12月17日 優(yōu)先權(quán)日2010年12月17日
發(fā)明者于云豐, 莊海孝, 潘文光, 馬成炎 申請人:杭州中科微電子有限公司