專利名稱：基于set/mos混合結(jié)構(gòu)的d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是一種由納米器件組成的基于SET/M0S混合結(jié)構(gòu)的D觸發(fā)器。
背景技術(shù)：
隨著CMOS特征尺寸的不斷縮小，集成度的不斷提高，芯片功耗的不斷增加，微電子技術(shù)的發(fā)展越來越接近其物理極限。CMOS器件的電學(xué)特性、功耗、可靠性等面臨著很大的挑戰(zhàn)。作為數(shù)字電路中的典型單元，D觸發(fā)器在時(shí)序電路中有著重要的作用?；趥鹘y(tǒng) CMOS技術(shù)設(shè)計(jì)的D觸發(fā)器在電路結(jié)構(gòu)、功耗、集成度上，已經(jīng)不能滿足新一代集成電路的要求，極大地限制了電路性能的提高。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種基于SET/M0S混合結(jié)構(gòu)的D觸發(fā)器，能夠有效地實(shí)現(xiàn)D 觸發(fā)器的邏輯功能。本發(fā)明采用以下方案實(shí)現(xiàn)一種基于SET/M0S混合結(jié)構(gòu)的D觸發(fā)器，其特征在于， 其包括一第一 NMOS管，其源極為該D觸發(fā)器的輸入端；一第一 PMOS管，其漏極與所述第一 NMOS管的漏極連接；一時(shí)鐘信號(hào)輸入端，其與所述的第一 NMOS管和第一 PMOS管的柵極連接；一電容，其一端與所述第一 NMOS管的漏極連接，另一端接地；以及一單輸入SET/M0S 混合電路，其輸入、輸出端分別于所述第一 PMOS管的源極連接。在本發(fā)明一實(shí)施例中，所述的SET/M0S混合電路包括一PMOS管，其源極接電源端 Vdd ；一 NMOS管，其漏極與所述PMOS管的漏極連接；以及一 SET管，其與所述NMOS管的源極連接。在本發(fā)明一實(shí)施例中，所述PMOS管的參數(shù)滿足溝道寬度 為22 nm，溝道長度、 為66 nm,柵極電壓Vpg為0. 394V ；所述NMOS管的參數(shù)滿足溝道寬度Wn為22 nm,溝道長度1^為66 nm，柵極電壓Vng為0.450 V ；所述SET管的參數(shù)滿足隧穿結(jié)電容Cs，Cd為0.15 aF，隧穿結(jié)電阻Rs，Rd為450 K Ω，背柵電壓Vetel為0. 20 V，背柵電容Cetel為0. 10 aF ；所述電容為0. 30pF。本發(fā)明是基于SET/M0S混合結(jié)構(gòu)實(shí)現(xiàn)了 D觸發(fā)器的設(shè)計(jì)。該D觸發(fā)器充分利用了 SET/M0S混合結(jié)構(gòu)具有的庫侖阻塞和庫侖振蕩效應(yīng)，整個(gè)電路僅由1個(gè)電容，2個(gè)PMOS管， 2個(gè)NMOS管和1個(gè)SET構(gòu)成。HSPICE的仿真結(jié)果表明該電路能夠有效地實(shí)現(xiàn)D觸發(fā)器的邏輯功能，整個(gè)電路的平均功耗僅為8. 67nW。與傳統(tǒng)CMOS技術(shù)實(shí)現(xiàn)的D觸發(fā)器相比，本發(fā)明提出的D觸發(fā)器的管子數(shù)目大大減少，功耗顯著降低，電路結(jié)構(gòu)得到了進(jìn)一步的簡(jiǎn)化，有利于節(jié)省芯片的面積，提高電路的集成度。該結(jié)構(gòu)有望廣泛應(yīng)用于環(huán)形振蕩器、分頻器、有限狀態(tài)機(jī)等時(shí)序邏輯電路中。


CN 102545839 A
圖1為本發(fā)明實(shí)施例的D觸發(fā)器原理圖。圖2為本發(fā)明實(shí)施例的D觸發(fā)器仿真圖。
具體實(shí)施例方式下面結(jié)合附圖及實(shí)施例對(duì)本發(fā)明做進(jìn)一步說明。如圖1所示，本實(shí)施例提供一種基于SET/M0S混合結(jié)構(gòu)的D觸發(fā)器，其特征在于， 其包括一第一 NMOS管，其源極為該D觸發(fā)器的輸入端；一第一 PMOS管，其漏極與所述第一 NMOS管的漏極連接；一時(shí)鐘信號(hào)輸入端，其與所述的第一 NMOS管和第一 PMOS管的柵極連接；一電容，其一端與所述第一 NMOS管的漏極連接，另一端接地；以及一單輸入SET/M0S 混合電路，其輸入、輸出端分別于所述第一 PMOS管的源極連接。單電子晶體管(Single electron transistor, SET)作為新一代納米電子器件的典型代表，在功耗、工作速度等方面相對(duì)于傳統(tǒng)的微電子器件具有明顯的優(yōu)勢(shì)，被認(rèn)為是制造下一代低功耗、高密度超大規(guī)模集成電路理想的基本器件。單電子晶體管能夠與CMOS硅工藝相兼容的特點(diǎn)，使得SET/M0S混合結(jié)構(gòu)成為單電子晶體管的一個(gè)重要研究方向。SET/ MOS混合電路具備SET和MOS管的優(yōu)越性能，表現(xiàn)出極低的功耗、超小的器件尺寸、較強(qiáng)的驅(qū)動(dòng)能力和較大的輸出擺幅，在多值邏輯電路、模數(shù)/數(shù)模轉(zhuǎn)換器電路、存儲(chǔ)器電路等方面得到了廣泛的應(yīng)用。本發(fā)明采用SET和MOS管相混合具有的優(yōu)越性能進(jìn)行D觸發(fā)器的設(shè)計(jì)。請(qǐng)繼續(xù)參照?qǐng)D1，本發(fā)明D觸發(fā)器由2個(gè)PMOS管(M1 ,M4), 2個(gè)NMOS管(M2, M3)，1 個(gè)SET和1個(gè)電容(C1)構(gòu)成。M3, M4均偏置為傳輸管，由時(shí)鐘信號(hào)elk控制。M1為恒流源給整個(gè)電路提供偏置電流。由于SET正常工作的電流很小，一般為nA數(shù)量級(jí)，所以虬應(yīng)工作在亞閾值區(qū)。M2的柵極偏壓Vng是固定的，其值略大于M2的閾值電壓Vth，使SET的漏極電壓固定為Vng-Vth。SET的柵極與M1的漏極短接，使得由M1, M2, SET構(gòu)成的結(jié)構(gòu)具有鎖存的功能，能夠保持輸出的電壓值。該D觸發(fā)器是由主從兩級(jí)觸發(fā)器設(shè)計(jì)而成的。M3* C1構(gòu)成了主觸發(fā)器，M1, M2, M4和SET為從觸發(fā)器。D觸發(fā)器的工作原理為當(dāng)elk處于上升沿時(shí)，M3開啟，M4關(guān)斷，主觸發(fā)器將輸入信號(hào)存儲(chǔ)在電容C1中，從觸發(fā)器則能夠保持前一個(gè)狀態(tài)的輸出；當(dāng)elk處于下降沿時(shí)，M3關(guān)斷，M4開啟，輸入信號(hào)被截?cái)?，此時(shí)從觸發(fā)器將存儲(chǔ)在C1中的電平傳遞給輸出端。輸出端能夠保持電壓不變，直到下一個(gè)時(shí)鐘下降沿的來臨。因此，本發(fā)明提出的D觸發(fā)器為下降沿觸發(fā)器。本發(fā)明利用HSPICE對(duì)D觸發(fā)器進(jìn)行功能的仿真驗(yàn)證。SET的模型是目前廣泛使用、精度高的宏模型(Compact macromodel)。該模型以子電路的形式定義在SPICE中。MOS 管的模型使用目前公認(rèn)的22nm的預(yù)測(cè)技術(shù)模型(Predictive technology model)。電路的電源電壓Vdd設(shè)置為0. 80V, PMOS管和NMOS管的寬長比(W/L)均設(shè)為1/3，主要的仿真參數(shù)如表一所示。
權(quán)利要求
1.一種基于SET/M0S混合結(jié)構(gòu)的D觸發(fā)器，其特征在于，其包括 一第一 NMOS管，其源極為該D觸發(fā)器的輸入端；一第一 PMOS管，其漏極與所述第一 NMOS管的漏極連接； 一時(shí)鐘信號(hào)輸入端，其與所述的第一 NMOS管和第一 PMOS管的柵極連接； 一電容，其一端與所述第一 NMOS管的漏極連接，另一端接地；以及一單輸入SET/M0S混合電路，其輸入、輸出端分別于所述第一 PMOS管的源極連接。
2.根據(jù)權(quán)利要求1所述的基于SET/M0S混合結(jié)構(gòu)的D觸發(fā)器，其特征在于所述的SET/ MOS混合電路包括一 PMOS管，其源極接電源端Vdd ； 一 NMOS管，其漏極與所述PMOS管的漏極連接；以及一 SET管，其與所述NMOS管的源極連接。
3.根據(jù)權(quán)利要求2所述的基于SET/M0S混合結(jié)構(gòu)的D觸發(fā)器，其特征在于所述PMOS 管的參數(shù)滿足溝道寬度Wp為22 nm，溝道長度、為66 nm，柵極電壓Vpg為0. 394V ；所述 NMOS管的參數(shù)滿足溝道寬度Wn為22 nm,溝道長度Ln為66 nm,柵極電壓Vng為0. 450 V ； 所述SET管的參數(shù)滿足隧穿結(jié)電容Cs，Cd為0.15 aF，隧穿結(jié)電阻Rs，Rd為450 ΚΩ，背柵電壓Vctrl為0. 20 V，背柵電容Cctrl為0. 10 aF ；所述電容為0. 30pF。
全文摘要
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是一種基于SET/MOS混合結(jié)構(gòu)的D觸發(fā)器，其由1個(gè)電容，2個(gè)PMOS管,2個(gè)NMOS管和1個(gè)SET構(gòu)成。利用HSPICE對(duì)該電路進(jìn)行了仿真驗(yàn)證。仿真結(jié)果表明該電路能夠有效地實(shí)現(xiàn)D觸發(fā)器的邏輯功能,整個(gè)電路的平均功耗僅為8.67nW。與基于傳統(tǒng)的CMOS設(shè)計(jì)的D觸發(fā)器相比,管子數(shù)目大大減少,功耗顯著降低,電路結(jié)構(gòu)得到了進(jìn)一步的簡(jiǎn)化,有利于節(jié)省芯片的面積,提高電路的集成度。該結(jié)構(gòu)有望廣泛應(yīng)用于環(huán)形振蕩器、分頻器、有限狀態(tài)機(jī)等時(shí)序邏輯電路中。
文檔編號(hào)H03K3/02GK102545839SQ20121000114
公開日2012年7月4日 申請(qǐng)日期2012年1月5日 優(yōu)先權(quán)日2012年1月5日
發(fā)明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請(qǐng)人:福州大學(xué)