專利名稱：一種時鐘恢復控制器的制作方法
技術領域：
本發明屬于集成電路技術領域，具體涉及在串行數據通信中，時鐘恢復裝置中時鐘恢復控制器的設計。
背景技術：
高速數據通信中，數據一般是通過串行接口發送的，在接收端需要從信號中恢復出數據和時鐘信息。基于相位插值(Phase Interpolator，PI)的時鐘恢復技術，其基本原理是PLL (Phase Locked Loop)產生多個相位的時鐘輸出，每一個相位又分若干等分的小相位，通過適當的控制模塊選擇合適的PLL輸出相位和插值的小相位，從而生成最佳相位的時鐘，達到時鐘恢復的目的。目前有不同的方式進行相位插值控制，但要產生最佳恢復時鐘、有效的降低鑒相器亞穩態對環路控制造成的影響、避免PI單元和PLL相位選擇造成的邊界跳變，并且能靈活的適合于不同相噪環境的控制方式各不相同，效果也不盡相同。因此 在實際工程設計中，特別是上GHZ的信號使用環境中，需要特別關注。在US2010/0098203A1， DIGITAL PHASE INTERPOLATION CONTROL FOR CLOCK ANDDATA RECOVERY CIRCUIT中，采用了脈沖均化處理、數字濾波、溫度碼相位控制等思想來進行時鐘數據恢復控制，這種方式首先將鑒相輸出指示信號進行脈沖均化，消除噪聲原因產生的間歇EARLY和LATE信號，然后通過狀態控制進行濾波，送入到溫度碼單元，完成相位插值功能。但該方案未提及PI相位插值和PLL相位選擇所引起相位邊界跳變、鑒相器亞穩態對系統時鐘恢復精度的影響及解決措施。

發明內容
本發明針對GHz以上高速數據通信中，采用相位插值方式進行時鐘數據恢復存在上述問題，提出了一種新的時鐘恢復控制器。本發明的技術方案為一種時鐘恢復控制器，具體包括第一鑒相單元、第二鑒相單元、第三鑒相單元、第一投票表決單元、第二投票表決單元、可配置濾波單元、雙向冗余移位寄存器單元、格雷碼計數與譯碼電路單元和啟動電路單元，其中，所述第一鑒相單元的五個輸入端分別用于輸入超前一個相位單元的四個正交時鐘和輸入數據，兩個輸出端分別輸出時鐘第一滯后指不信號和時鐘第一超前指不信號；所述第二鑒相單元的五個輸入端分別用于輸入四個正交時鐘和輸入數據，兩個輸出端分別輸出時鐘第二滯后指示信號和時鐘第二超前指示信號；所述第三鑒相單元的五個輸入端分別用于輸入滯后一個相位單元的四個正交時鐘和輸入數據，兩個輸出端分別輸出時鐘第三滯后指示信號和時鐘第三超前指示信號；所述第一投票表決單元的三個輸入端分別與三個鑒相單元的一個輸出端相連，用于輸入三個時鐘滯后指示信號，輸出端輸出時鐘滯后指示信號并耦接至可配置濾波單元的第一輸入端；所述第二投票表決單元的三個輸入端分別與三個鑒相單元的另一個輸出端相連，用于輸入三個時鐘超前指示信號，輸出端輸出時鐘超前指示信號并耦接至可配置濾波單元的第二輸入端；所述可配置濾波單元的另外三個輸入端分別輸入第一位寄存器輸入控制信號、第二位寄存器輸入控制信號和第三位寄存器輸入控制信號，兩個輸出端分別輸出時鐘滯后濾波指示信號、時鐘超前濾波指示信號并耦接至雙向冗余移位寄存器單元的兩個輸入端，雙向冗余移位寄存器單元的兩個輸出端與格雷碼計數與譯碼電路單元的兩個輸入端相連接，格雷碼計數與譯碼電路單元的八個輸出端依次與啟動電路單元的八個輸入端相連，啟動電路單元輸出的八個相位選通信號和雙向冗余移位寄存器單元輸出的十二個相位插值控制信號作為所述時鐘恢復控制器的輸出信號。進一步的，所述投票表決單元包括三個輸入端、三個與門、兩個反相器、一個延遲子單元和一個選擇器，其中，所述第一反相器的輸入端作為所述投票表決單元的第一輸入端，所述第二反相器的輸入端作為所述投票表決單元的第三輸入端，所述第二輸入端、第三輸入端和第一反相器的輸出端分別與所述第一與門的三個輸入端相連，所述第一輸入端、第二輸入端和第二反相器的輸出端分別與所述第二與門的三個輸入端相連，所述第一輸入端、第二輸入端和第三輸入端分別與所述第三與門的三個輸入端和延遲子單元的三個輸入 端相連，三個與門的輸出端和延遲子單元的三個輸出端分別與選擇器的六個輸入端相連，選擇器的輸出端即為所述投票表決單元的輸出端。進一步的，所述可配置濾波單元包括兩個二輸入與門、兩個四輸入與門、八個移位控制模塊，兩個反相器，一個異或門，其中，所述的異或門的兩個輸入端分別與第一二輸入與門的第一輸入端和第二二輸入與門的第一輸入端相連并作為所述可配置濾波單元的第一輸入端和第二輸入端；所述的異或門的輸出端連接至第一二輸入與門的第二輸入端和第二二輸入與門的第二輸入端；所述第一至第四移位控制模塊的輸出端分別與第一四輸入與門的四個輸入端相連，所述第五至第八移位控制模塊的輸出端分別與第二四輸入與門的四個輸入端相連，第一四輸入與門的輸出端和第二四輸入與門的輸出端分別作為所述可配置濾波單元的第一輸出端和第二輸出端；所述八個移位控制模塊的第一輸入端連接在一起并與第一二輸入與門的輸出端相連，所述八個移位控制模塊的第二輸入端連接在一起并與第二二輸入與門的輸出端相連，所述可配置濾波單元的第一輸出端與第一反相器的輸入端相連；第一反相器的輸出端與所述第一至第四移位控制模塊的第三輸入端相連；所述可配置濾波單元的第二輸出端與第二反相器的輸入端相連；第二反相器的輸出端與所述第五至第八移位控制模塊的第三輸入端相連；第一移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、第二移位控制模塊的輸出信號、置位信號“I”、第一位寄存器輸入控制信號；第二移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、兩個相鄰移位控制模塊的輸出信號、第二位寄存器輸入控制信號;
第三移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、兩個相鄰移位控制模塊的輸出信號、第三位寄存器輸入控制信號;第四移位控制模塊的第四輸入端、第五輸入端、第六輸入端分別輸入其自身輸出的反饋信號、第三移位控制模塊的輸出信號、置位信號“O”；第五移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、第六移位控制模塊的輸出信號、置位信號“ I”、第一位寄存器輸入控制信號；第六移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、兩個相鄰移位控制模塊的輸出信號、第二位寄存器輸入控制信號;
第七移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、兩個相鄰移位控制模塊的輸出信號、第三位寄存器輸入控制信號;第八移位控制模塊的第四輸入端、第五輸入端、第六輸入端分別輸入其自身輸出的反饋信號、第七移位控制模塊的輸出信號、置位信號“O”。進一步的，所述雙向冗余移位寄存器單元包括十二個移位控制模塊，一個與門，一個或門，其中，所述十二個移位控制模塊的第一輸入端連接在一起作為雙向冗余移位寄存器單元的第一輸入端，所述十二個移位控制模塊的第二輸入端連接在一起作為雙向冗余移位寄存器單元的第二輸入端，所述十二個移位控制模塊的第三輸入端連接在一起作為雙向冗余移位寄存器單元的第三輸入端，所述十二個移位控制模塊的第四輸入端連接在一起作為雙向冗余移位寄存器單元的第四輸入端，所述第二移位控制模塊至第十一移位控制模塊的第五輸入端、第六輸入端、第七輸入端分別輸入各自的輸出反饋信號、兩個相鄰移位控制模塊的輸出信號；所述第一移位控制模塊的第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出反饋信號、第二移位控制模塊的輸出信號和置位信號“I”;所述第十二移位控制模塊的第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出反饋信號、第十一移位控制模塊的輸出信號和置位信號“0”，所述十二個移位控制模塊的十二個輸出信號分別輸入到所述與門和所述或門，所述與門的輸出端和所述或門的輸出端作為所述雙向冗余移位寄存器單元的兩個輸出端。進一步的，所述啟動電路包括六個異或門和八個選擇器，其中，第一異或門的第一輸入端與第一選擇器的第一輸入端相連作為所述啟動電路的第一輸入端，第一選擇器的第二輸入端輸入置位信號“ I ”，第一選擇器的輸出端作為所述啟動電路的第一輸出端；第一異或門的第二輸入端與第二選擇器的第一輸入端相連作為所述啟動電路的第二輸入端，第二選擇器的第二輸入端輸入置位信號“0”，第二選擇器的輸出端作為所述啟動電路的第二輸出端；第二異或門的第一輸入端與第三選擇器的第一輸入端相連作為所述啟動電路的第三輸入端，第三選擇器的第二輸入端輸入置位信號“0”，第三選擇器的輸出端作為所述啟動電路的第三輸出端；
第二異或門的第二輸入端與第四選擇器的第一輸入端相連作為所述啟動電路的第四輸入端，第四選擇器的第二輸入端輸入置位信號“0”，第四選擇器的輸出端作為所述啟動電路的第四輸出端；第一異或門的輸出端和第二異或門的輸出端分別與第三異或門的兩個輸入端相連，第三異或門的輸出端與第一選擇器、第二選擇器、第三選擇器和第四選擇器的控制端相連；第四異或門的第一輸入端與第五選擇器的第一輸入端相連作為所述啟動電路的第五輸入端，第五選擇器的第二輸入端輸入置位信號“ I ”，第五選擇器的輸出端作為所述啟動電路的第五輸出端；第四異或門的第二輸入端與第六選擇器的第一輸入端相連作為所述啟動電路的第六輸入端，第六選擇器的第二輸入端輸入置位信號“0”，第六選擇器的輸出端作為所述啟動電路的第六輸出端； 第五異或門的第一輸入端與第七選擇器的第一輸入端相連作為所述啟動電路的第七輸入端，第七選擇器的第二輸入端輸入置位信號“0”，第七選擇器的輸出端作為所述啟動電路的第七輸出端；第五異或門的第二輸入端與第八選擇器的第一輸入端相連作為所述啟動電路的第八輸入端，第八選擇器的第二輸入端輸入置位信號“0”，第八選擇器的輸出端作為所述啟動電路的第八輸出端；第四異或門的輸出端和第五異或門的輸出端分別與第六異或門的兩個輸入端相連，第六異或門的輸出端與第五選擇器、第六選擇器、第七選擇器和第八選擇器的控制端相連。本發明的有益效果本發明提供的時鐘恢復控制器完全由數字模塊構成，特點如下能夠大大降低鑒相亞穩態發生的概率；能夠根據使用環境和環路相噪不同，靈活配置可配置濾波單元；改變了環路邊界相位切換控制方式，避免了大的時鐘抖動；運用多種手段提高系統的可靠性，具體為采用了基于表決思想的投票表決單元，降低了鑒相器亞穩態發生概率；采用可配置濾波單元，適應環境性更好；采用了雙向冗余移位控制的思想，解決了常規雙向移位邊界相位切換所帶來的大的相位抖動；采用格雷碼計數和譯碼技術提高相位選擇的可靠性；增加了啟動判定等手段，進一步保證了 CDR環路的可靠性和有效性。


圖I為本發明的時鐘恢復控制器結構示意圖。圖2為采用本發明的時鐘恢復控制器的時鐘數據恢復電路的結構示意圖。圖3為本發明實施例中的鑒相單元結構示意圖。圖4為本發明實施例中的投票表決單元結構示意圖。圖5為本發明實施例中的可配置濾波單元結構示意圖。圖6為本發明實施例中的雙向冗余移位寄存器單元結構示意圖。圖7為本發明實施例中的格雷碼計數與譯碼電路單元結構示意圖。圖8為本發明實施例中的啟動電路單元結構示意圖。
具體實施例方式下面結合附圖和具體實施方式
做進一步的說明。本發明的時鐘恢復控制器200的結構如圖I所示，具體包括第一鑒相單元210、第二鑒相單元220、第三鑒相單元230、第一投票表決單元240、第二投票表決單元250、可配置濾波單元260、雙向冗余移位寄存器單元270、格雷碼計數與譯碼電路單元280和啟動電路單元290，其中，所述第一鑒相單元210的五個輸入端分別用于輸入超前一個相位的四個正交時鐘和輸入數據，兩個輸出端分別輸出時鐘第一滯后信號UP-和時鐘第一超前信號DN-；所述第二鑒相單元220的五個輸入端分別用于輸入四個正交時鐘和輸入數據，兩個輸出端分別輸出時鐘第二滯后信號UP和時鐘第二超前信號DN ；所述第三鑒相單元230的五個輸入端分別用于輸入滯后一個相位的四個正交時 鐘和輸入數據，兩個輸出端分別輸出時鐘第三滯后信號UP+和時鐘第三超前信號DN+ ；所述第一投票表決單兀240的三個輸入端分別與三個鑒相單兀的一個輸出端相連，用于輸入三個時鐘滯后指示信號UP-、UP和UP+信號，輸出端輸出時鐘滯后指示信號VUP信號并耦接至可配置濾波單元的第一輸入端；所述第二投票表決單元250的三個輸入端分別與三個鑒相單元的另一個輸出端相連，用于輸入三個時鐘超前指示信號DN-、DN和DN+信號，輸出端輸出時鐘超前指示信號VDN信號并耦接至可配置濾波單元的第二輸入端；所述可配置濾波單元260的另外三個輸入端分別輸入第一位寄存器輸入控制信號b0、第二位寄存器輸入控制信號bl和第三位寄存器輸入控制信號b2,兩個輸出端分別輸出時鐘滯后濾波指示信號UP_IN、時鐘超前濾波指示信號DN_IN信號并耦接至雙向冗余移位寄存器單元270的兩個輸入端，雙向冗余移位寄存器單元270的兩個輸出端與格雷碼計數與譯碼電路單元280的兩個輸入端相連接，格雷碼計數與譯碼電路單元280的八個輸出端依次與啟動電路單元290的八個輸入端相連,啟動電路單元290輸出的八個相位選通信號，和雙向冗余移位寄存器單兀270輸出的十二個控制信號作為所述時鐘恢復控制器200的輸出信號。這里八個相位選通信號藕接到PLL相位選擇控制端110，十二個控制信號藕接到相位插值模塊120。圖2給出了采用基于本發明時鐘恢復控制器的時鐘數據恢復(Clock DataRecovery, CDR)電路的結構示意圖，虛線框部分即為本發明的時鐘恢復控制器200。下面結合各個子模塊分別闡述本發明所述時鐘恢復控制器的原理、工作過程及效果。本領域的技術人員應該意識到，以下各模塊只是本發明給出的優選方案，基于本發明的原理，采用其它形式的結構也是能解決本發明所要解決的問題，達到本發明的目的的。本發明所采用的鑒相器由三個半速率鑒相單元210、220和230構成，其中，所述四個PI插值正交時鐘和輸入數據與第一鑒相單元相連，所述四個PI插值正交時鐘延遲一個單位和輸入數據與第二鑒相單元相連，所述四個PI插值正交時鐘延遲兩個單位和輸入數據與第三鑒相單元相連，所述的第一鑒相單元輸出時鐘第一滯后信號UP，第二鑒相單元輸出時鐘第二滯后信號UP，第三鑒相單元輸出時鐘第三滯后信號UP+，三個指示信號輸入到第一投票表決單元，所述的第一鑒相單元輸出時鐘第一超前信號DN，第二鑒相單元輸出時鐘第二超前信號DN，第三鑒相單元輸出時鐘第三超前信號DN+，三個指示信號輸入到第二投票表決單元。構成鑒相器的核心模塊鑒相單元的結構如圖3所示，包括四個D觸發器、四個異或門、兩個選擇器，該部分電路可參考文獻A. Rezayee, K. Martin, “A9_16Gb/s Clockand Data Recovery Circuit with Three-state Phase Detector and Dual-path LoopArchitecture，，，European Solid-State Circuits Conference (ESSCIRC), pp. 684-685,2003，在所述的鑒相單元中，第一觸發器輸入串行數據和零相位時鐘clkO，輸出采樣數據D0，第二觸發器輸入串行數據和90度相移時鐘clk90，輸出采樣數據D90，第三觸發器輸入串行數據和180度相移時鐘clkl80，輸出采樣數據D180，第四觸發器輸入串行數據和270度相移時鐘clk270，輸出采樣數據D270，所述的觸發器輸出信號DO與D90作為第一異或門的輸入，輸出時鐘滯后Upl信號,所述的觸發器輸出信號D180與D270作為第三異或門的輸入，輸出時鐘滯后Up2信號,所述的觸發器輸出信號D90與D180作為第二異或門的輸入，輸出時鐘超前Dnl信號,所述的觸發器輸出信號D270與DO作為第四異或門的輸入,輸出時鐘超前Dn2信號。所述的Upl和Up2經時鐘clkO選擇產生時鐘滯后UP信號，所述的Dnl和 Dn2經時鐘clk90選擇產生時鐘超前DN信號，所述的基本信號UP和DN作為投票表決的輸入信號輸入到該模塊中。實際上D觸發器、異或門、選擇器都是非理想的，時鐘和數據、經過每級電路，信號延遲都不同，因此這種結構是存在亞穩態狀態的。圖2中采用三個半速率鑒相器單元，輸入時鐘分別為超前和滯后一個Δφ相位的四個正交時鐘，分別與同一輸入數據進行相位比較。鑒相單元分別用于完成四個正交相位時鐘與輸入數據超前或者滯后的比較。基本鑒相單元如圖3所示，四組正交時鐘，clkO, clk90, clkl80, clk270送入到半速率鑒相單元中，對輸入數據data進行采樣、比較，分別輸出時鐘與數據超前/滯后的信號UP、DN信號。理論上，亞穩態是個概率問題，通過增加驅動，減少時鐘、數據邊沿歪斜，可以降低亞穩態的概率，但不能完全避免，同時這對設計者的要求非常高。本發明中采用TSPC結構的觸發器構成整體電路，亞穩態區域大概30ps以上，而在本發明中單位PI單元延遲為12. 5ps，因此半速率鑒相器限制了系統精度的提升。本發明采用三個鑒相單元來構成鑒相器，輸出六個判斷信號，可以大大降低亞穩態發生的概率，結合到投票表決單元，將作進一步闡述。投票表決單元的結構示意圖如圖4所示,包括三個輸入端、三個與門、兩個反相器、一個延遲子單元和一個選擇器，其中，所述第一反相器的輸入端作為所述投票表決單元的第一輸入端，所述第二反相器的輸入端作為所述投票表決單元的第三輸入端，所述第二輸入端、第三輸入端和第一反相器的輸出端分別與所述第一與門的三個輸入端相連，所述第一輸入端、第二輸入端和第二反相器的輸出端分別與所述第二與門的三個輸入端相連，所述第一輸入端、第二輸入端和第三輸入端分別與所述第三與門的三個輸入端和延遲子單元的三個輸入端相連，三個與門的輸出端和延遲子單元的三個輸出端分別與選擇器的六個輸入端相連，選擇器的輸出端即為所述投票表決單元的輸出端。 在本發明中，采用了投票表決單元240，進一步降低亞穩態發生概率，具體的講，根據半速率鑒相單元測試的亞穩態區域，復制兩個半速率鑒相單元，其輸入時鐘分別為標準恢復時鐘超前I個PI單元、滯后I個PI單元，這兩個半速率鑒相單元分別與數據進行相位比較，產生時鐘第一滯后信號UP-，時鐘第三滯后信號UP+和時鐘第一超前信號DN-，時鐘第三超前信號DN+，進行以下幾種情況的投票表決，有意的避開亞穩態區，控制相位選擇信號，減少抖動產生，以時鐘滯后信號UP為例第一種情況三個半速率鑒相器輸出均為“1”，則認為實際時鐘滯后數據，選定UP輸入濾波器中；第二種情況如果UP，UP-為“ I ”，而UP+為“0”，則認為半速率鑒相器處于亞穩態區，UP-強度要大些，輸出UP-信號進入濾波器中；第三種情況如果UP，UP+為“ I ”，而UP-為“0”，則認為半速率鑒相器進入亞穩態區，UP+強度要大些，輸出UP+信號進入濾波器中；第四種情況UP為“1”，而UP-、UP+為“0”，由于UP信號處于UP-和UP+之間，這種情況發生的概率極低，輸出UP信號進入可配置濾波單元中。DN、DN-、DN+信號處理方式與此類似，不再詳細說明。 可配置濾波單元260的結構示意圖如圖5所示，包括四個與門、八個移位控制模塊，兩個反相器，一個異或門，其中，所述的異或門輸入信號VUP和VDN,輸出信號V,所述第一二輸入與門的輸入端為信號VUP和V,所述的第二二輸入與門的輸入端為VDN和V信號，所述的第一、第二與門輸出作為輸入連接到八個移位控制模塊，所述的八個移位控制模塊分成兩組，每組輸出信號分別連接到四輸入與門輸入端，四輸入與門輸出端為UP_IN，DN_IN信號分別連接雙向冗余移位控制器和作為反饋輸入到八個移位控制模塊中，所述的八個移位控制模塊完成左移、右移、保持、置位等功能，為普通常用數字單元，這里不再贅述。在一個串行通信系統中，系統處于穩定狀態時，恢復時鐘相位比較固定，用以指示相位移動方向的時鐘滯后UP、時鐘超前DN脈沖數目很少，如果系統ro亞穩態程度、應用環境噪聲、信道衰減水平不同，就會加速相位的調整，相應的UP、DN脈沖數目就比較多，從而時鐘相位調節也比較劇烈，系統的抖動就比較大?？膳渲脼V波單元同樣依據概率發生情況，降低系統時鐘調節的頻率。具體的講，如果一個ro單元連續輸出多個UP信號，則認為的確是時鐘滯后數據，這時輸出一個UP_IN信號控制進入雙向冗余循環移位器中，控制PI相位的變化；如果只輸出一個UP信號，則通過數字濾波器沒有變化；如果UP和DN信號交替出現，這種情況一般是噪聲引起的，不必要進行相位調節。這種認定是有道理的，因為如果時鐘滯后數據的事實的真實存在，而未進行相位調節，則H)總會指示這種現象，相差必然進行累積，因此可以避免其它原因引起的局部相位誤動情況，根據不同的應用環境，設計成計數脈沖可以控制，方便靈活使用。雙向冗余移位寄存器單元270的結構示意圖如圖6所示，包括十二個移位控制模塊，一個與門，一個或門，其中，所述的雙向冗余移位寄存器輸入為可配置濾波器的輸出信號UP_IN、DN_IN、時鐘信號、置位信號“O”、置位信號“1”，輸出信號為左移滿指示信號INCR和右移滿指示信號DEC，所述的移位控制模塊的輸入為自身輸出反饋信號、相鄰移位控制模塊的輸出信號、時鐘信號、左移滿和右移滿指示信號，以及可配置濾波器的輸出信號，輸出信號為PI單元選通控制信號，所述的移位控制模塊本身為通用數字模塊，完成左移、右移、保持、置位等功能，這里不再贅述，所述的與門輸入為十二個移位控制模塊輸出，輸出為信號INCR，所述的或門輸入為十二個移位控制模塊輸出，輸出為信號DEC。輸入信號來自可配置濾波單元260輸出信號UP_IN、DN_IN，輸出信號分別為Cl、
C2......C12、INCR、DEC，其中C1、C2......C12直接控制每個PI單元，當十二個PI單元控制信
號全部為“I”時，輸出脈沖INCR，反之全部為“O”時，輸出脈沖DEC。在常規PI插值設計中，是將PLL或者DLL輸出的相位時鐘進行等分，如本發明中，PLL輸出8相位時鐘，每個相鄰PLL相位時鐘延遲IOOps,將每個相位時鐘再進行8等分,則每個單元PI延遲為12. 5ps。常規設計中當8個PI單元全部打開或者關閉時，PLL進行一個相位的調節，但這樣存在一個問題，當PI相位全部開閉和PLL相位控制轉換時，存在很大相位抖動，達到IOOps以上，惡化了系統指標。在本發明中，考慮到這種情況的存在，設計了一種雙向冗余移位寄存器單元，即存在十二個控制單元用以控制十二個PI延遲模塊，也就是按照前面所敘述，存在四個冗余PI單元。該部分工作過程敘述如下，初始啟動時，四個PI控制單元打開，以UP_IN信號為例，但雙向冗余移位寄存器全部置為“ I”時，INCR產生一個脈沖“ I”，通過后續電路選擇一組PLL相位時鐘，同時保持四個PI單元打開。因此將原來八個PI控制單元開閉和PLL相位變換的狀態，“移到”十二個PI單元開閉中進行，也即是在相位鎖定狀態下，整個選擇的時鐘總是穩定在十二個相位選擇單元中，因而不會存在前面所述的相位邊沿的時鐘跳動。格雷碼計數與譯碼電路單元280的結構示意圖如圖7所示，其中，所述的3bit格雷碼計數，輸入信號為冗余雙向移位寄存器輸出、時鐘和復位信號，輸出Q0、QU Q2連接到譯碼器的輸入端上，所述譯碼器輸出為八個譯碼信號連接到啟動電路的輸入端上。選用格雷碼主要原因格雷碼屬于可靠性編碼，是一種錯誤率最小化的編碼方式， 因為，雖然自然二進制碼可以直接由數/模轉換器轉換成模擬信號，但在某些情況，例如從十進制的3轉換為4時二進制碼的每一位都要變，能使數字電路產生很大的尖峰電流脈沖。而格雷碼則沒有這一缺點，它在相鄰位間轉換時，只有一位產生變化。它大大地減少了由一個狀態到下一個狀態時邏輯的混淆。由于這種編碼相鄰的兩個碼組之間只有一位不同，這樣與其它編碼同時改變兩位或多位的情況相比更為可靠，即可減少出錯的可能性。譯碼電路，即產生所需要的相位選擇信號。啟動電路單元290的結構示意圖如圖8所示，包括六個異或門和八個選擇器，其中，所述的第一異或門的輸入為譯碼電路輸出信號SI, S2,第二異或門的輸入為譯碼電路輸出信號S3, S4,第一和第二異或門輸出信號作為第三異或門的輸入信號,第三異或門的輸出控制第一、二、三、四選擇器的控制端，同樣，所述第四異或門的輸入為譯碼電路輸出信號S5, S6,第五異或門的輸入為S7, S8,第六異或門輸入為第四、第五異或門,輸出信號控制第五、六、七、八選擇器的控制，所述的第一選擇器輸入端還有常數“I”和SI，輸出SI，用以控制PLL相位選擇，同樣，所述的第二選擇器輸入端還有常數“O”和S2，輸出S2’，第三選擇器輸入端為“O”和S3，輸出為S3’，第四選擇器輸入為“O”和S4，輸出S4’，第五選擇器輸入端為“I”和S5，輸出為S5’，第六選擇器輸入為“O”和S6，輸出S6’，第七選擇器輸入端為“O”和S7，輸出為S7’，第八選擇器輸入為“O”和S8，輸出為S8’。由于前面格雷碼計數器和譯碼電路單元280只使用了 8種組合形式，而理論上8位譯碼存在256種形式。譯碼電路輸出直接控制PLL相位選擇，如果其中某條線上出現信號異動或者譯碼電路初始態時并未進入到控制循環中，則可能出現相位選擇的不收斂，使整個時鐘恢復鎖定失敗或者時間增加，因此啟動電路單元290首先將相位選擇強制在某一個狀態下。本領域的普通技術人員將會意識到，這里所述的實施例是為了幫助讀者理解本發明的原理，應被理解為本發明的保護范圍并不局限于這樣的特別陳述和實施例。本領域的普通技術人員可以根據本發明公開的這些技術啟示做出各種不脫離本發明實質的其它各種具體變形和組合，這些變形和組合仍然在本發明的保護范圍內
權利要求
1.一種時鐘恢復控制器，具體包括第一鑒相單元、第二鑒相單元、第三鑒相單元、第一投票表決單元、第二投票表決單元、可配置濾波單元、雙向冗余移位寄存器單元、格雷碼計數與譯碼電路單元和啟動電路單元，其中， 所述第一鑒相單元的五個輸入端分別用于輸入超前一個相位單元的四個正交時鐘和輸入數據，兩個輸出端分別輸出時鐘第一滯后指示信號和時鐘第一超前指示信號； 所述第二鑒相單元的五個輸入端分別用于輸入四個正交時鐘和輸入數據，兩個輸出端分別輸出時鐘第二滯后指示信號和時鐘第二超前指示信號； 所述第三鑒相單元的五個輸入端分別用于輸入滯后一個相位單元的四個正交時鐘和輸入數據，兩個輸出端分別輸出時鐘第三滯后指示信號和時鐘第三超前指示信號； 所述第一投票表決單兀的三個輸入端分別與三個鑒相單兀的一個輸出端相連，用于輸入三個時鐘滯后指示信號，輸出端輸出時鐘滯后指示信號并耦接至可配置濾波單元的第一輸入端； 所述第二投票表決單元的三個輸入端分別與三個鑒相單元的另一個輸出端相連，用于輸入三個時鐘超前指示信號，輸出端輸出時鐘超前指示信號并耦接至可配置濾波單元的第二輸入端； 所述可配置濾波單元的另外三個輸入端分別輸入第一位寄存器輸入控制信號、第二位寄存器輸入控制信號和第三位寄存器輸入控制信號，兩個輸出端分別輸出時鐘滯后濾波指示信號、時鐘超前濾波指示信號并耦接至雙向冗余移位寄存器單元的兩個輸入端，雙向冗余移位寄存器單元的兩個輸出端與格雷碼計數與譯碼電路單元的兩個輸入端相連接，格雷碼計數與譯碼電路單元的八個輸出端依次與啟動電路單元的八個輸入端相連，啟動電路單元輸出的八個相位選通信號和雙向冗余移位寄存器單元輸出的十二個控制信號作為所述時鐘恢復控制器的輸出信號。
2.根據權利要求I所述的時鐘恢復控制器，其特征在于，所述投票表決單元包括三個輸入端、三個與門、兩個反相器、一個延遲子單元和一個選擇器，其中， 所述第一反相器的輸入端作為所述投票表決單元的第一輸入端，所述第二反相器的輸入端作為所述投票表決單元的第三輸入端，所述第二輸入端、第三輸入端和第一反相器的輸出端分別與所述第一與門的三個輸入端相連，所述第一輸入端、第二輸入端和第二反相器的輸出端分別與所述第二與門的三個輸入端相連，所述第一輸入端、第二輸入端和第三輸入端分別與所述第三與門的三個輸入端和延遲子單元的三個輸入端相連，三個與門的輸出端和延遲子單元的三個輸出端分別與選擇器的六個輸入端相連，選擇器的輸出端即為所述投票表決單元的輸出端。
3.根據權利要求I所述的時鐘恢復控制器，其特征在于，所述可配置濾波單元包括兩個二輸入與門、兩個四輸入與門、八個移位控制模塊，兩個反相器，一個異或門，其中， 所述的異或門的兩個輸入端分別與第一二輸入與門的第一輸入端和第二二輸入與門的第一輸入端相連并作為所述可配置濾波單元的第一輸入端和第二輸入端；所述的異或門的輸出端連接至第一二輸入與門的第二輸入端和第二二輸入與門的第二輸入端； 所述第一至第四移位控制模塊的輸出端分別與第一四輸入與門的四個輸入端相連，所述第五至第八移位控制模塊的輸出端分別與第二四輸入與門的四個輸入端相連，第一四輸入與門的輸出端和第二四輸入與門的輸出端分別作為所述可配置濾波單元的第一輸出端和第二輸出端； 所述八個移位控制模塊的第一輸入端連接在一起并與第一二輸入與門的輸出端相連，所述八個移位控制模塊的第二輸入端連接在一起并與第二二輸入與門的輸出端相連， 所述可配置濾波單元的第一輸出端與第一反相器的輸入端相連；第一反相器的輸出端與所述第一至第四移位控制模塊的第三輸入端相連； 所述可配置濾波單元的第二輸出端與第二反相器的輸入端相連；第二反相器的輸出端與所述第五至第八移位控制模塊的第三輸入端相連； 第一移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、第二移位控制模塊的輸出信號、置位信號“I”、第一位寄存器輸入控制信號;第二移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、兩個相鄰移位控制模塊的輸出信號、第二位寄存器輸入控制信號； 第三移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、兩個相鄰移位控制模塊的輸出信號、第三位寄存器輸入控制信號； 第四移位控制模塊的第四輸入端、第五輸入端、第六輸入端分別輸入其自身輸出的反饋信號、第三移位控制模塊的輸出信號、置位信號“O”； 第五移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、第六移位控制模塊的輸出信號、置位信號“I”、第一位寄存器輸入控制信號; 第六移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、兩個相鄰移位控制模塊的輸出信號、第二位寄存器輸入控制信號； 第七移位控制模塊的第四輸入端、第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出的反饋信號、兩個相鄰移位控制模塊的輸出信號、第三位寄存器輸入控制信號； 第八移位控制模塊的第四輸入端、第五輸入端、第六輸入端分別輸入其自身輸出的反饋信號、第七移位控制模塊的輸出信號、置位信號“O”。
4.根據權利要求I所述的時鐘恢復控制器，其特征在于，所述雙向冗余移位寄存器單元包括十二個移位控制模塊，一個與門，一個或門，其中， 所述十二個移位控制模塊的第一輸入端連接在一起作為雙向冗余移位寄存器單元的第一輸入端，所述十二個移位控制模塊的第二輸入端連接在一起作為雙向冗余移位寄存器單元的第二輸入端，所述十二個移位控制模塊的第三輸入端連接在一起作為雙向冗余移位寄存器單元的第三輸入端，所述十二個移位控制模塊的第四輸入端連接在一起作為雙向冗余移位寄存器單元的第四輸入端，所述第二移位控制模塊至第十一移位控制模塊的第五輸入端、第六輸入端、第七輸入端分別輸入各自的輸出反饋信號、兩個相鄰移位控制模塊的輸出信號；所述第一移位控制模塊的第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出反饋信號、第二移位控制模塊的輸出信號和置位信號“I”;所述第十二移位控制模塊的第五輸入端、第六輸入端、第七輸入端分別輸入其自身輸出反饋信號、第十一移位控制模塊的輸出信號和置位信號“O”，所述十二個移位控制模塊的十二個輸出信號分別輸入到所述與門和所述或門，所述與門的輸出端和所述或門的輸出端作為所述雙向冗余移位寄存器單元 的兩個輸出端。
5.根據權利要求I所述的時鐘恢復控制器，其特征在于，所述啟動電路包括六個異或門和八個選擇器，其中， 第一異或門的第一輸入端與第一選擇器的第一輸入端相連作為所述啟動電路的第一輸入端,第一選擇器的第二輸入端輸入置位信號“ I ”,第一選擇器的輸出端作為所述啟動電路的第一輸出端； 第一異或門的第二輸入端與第二選擇器的第一輸入端相連作為所述啟動電路的第二輸入端，第二選擇器的第二輸入端輸入置位信號“O”，第二選擇器的輸出端作為所述啟動電路的第二輸出端； 第二異或門的第一輸入端與第三選擇器的第一輸入端相連作為所述啟動電路的第三輸入端，第三選擇器的第二輸入端輸入置位信號“O”，第三選擇器的輸出端作為所述啟動電路的第三輸出端； 第二異或門的第二輸入端與第四選擇器的第一輸入端相連作為所述啟動電路的第四輸入端，第四選擇器的第二輸入端輸入置位信號“O”，第四選擇器的輸出端作為所述啟動電路的第四輸出端； 第一異或門的輸出端和第二異或門的輸出端分別與第三異或門的兩個輸入端相連，第三異或門的輸出端與第一選擇器、第二選擇器、第三選擇器和第四選擇器的控制端相連； 第四異或門的第一輸入端與第五選擇器的第一輸入端相連作為所述啟動電路的第五輸入端,第五選擇器的第二輸入端輸入置位信號“ I ”，第五選擇器的輸出端作為所述啟動電路的第五輸出端； 第四異或門的第二輸入端與第六選擇器的第一輸入端相連作為所述啟動電路的第六輸入端,第六選擇器的第二輸入端輸入置位信號“O”,第六選擇器的輸出端作為所述啟動電路的第六輸出端； 第五異或門的第一輸入端與第七選擇器的第一輸入端相連作為所述啟動電路的第七輸入端，第七選擇器的第二輸入端輸入置位信號“O”，第七選擇器的輸出端作為所述啟動電路的第七輸出端； 第五異或門的第二輸入端與第八選擇器的第一輸入端相連作為所述啟動電路的第八輸入端，第八選擇器的第二輸入端輸入置位信號“O”，第八選擇器的輸出端作為所述啟動電路的第八輸出端； 第四異或門的輸出端和第五異或門的輸出端分別與第六異或門的兩個輸入端相連，第六異或門的輸出端與第五選擇器、第六選擇器、第七選擇器和第八選擇器的控制端相連。
全文摘要
本發明公開了一種時鐘恢復控制器，具體包括第一鑒相單元、第二鑒相單元、第三鑒相單元、第一投票表決單元、第二投票表決單元、可配置濾波單元、雙向冗余移位寄存器單元、格雷碼計數與譯碼電路單元和啟動電路單元。本發明提供的時鐘恢復控制器完全由數字模塊構成，特點如下能夠大大降低鑒相亞穩態發生的概率；能夠根據使用環境和環路相噪不同，靈活配置濾波器；改變了環路邊界相位切換控制方式，避免了大的時鐘抖動；運用多種手段提高系統的可靠性。
文檔編號H03L7/085GK102820885SQ201210243200
公開日2012年12月12日 申請日期2012年7月13日 優先權日2012年7月13日
發明者劉輝華, 張軍, 李磊, 周婉婷, 楊宗雄, 王穎, 婁佳寧, 蘭天 申請人:電子科技大學