差分時鐘信號調整電路及差分時鐘信號的調整方法
【專利摘要】本發明公開了一種差分時鐘信號調整電路及差分時鐘信號調整方法，其中調整電路包括：時鐘控制信號產生電路，用于接收外部系統發送的使能信號enable、異步時鐘控制信號enck及時鐘信號ckni，將異步時鐘控制信號enck進行處理最終輸出對應的時鐘控制信號en0、en1；時鐘控制電路，用于接收所述時鐘控制信號產生電路產生的時鐘控制信號en0、en1及外部系統產生的差分時鐘信號ckpi及ckni并進行調整處理，輸出第一個時鐘周期和最后一個時鐘周期完整的差分信號ckpo和ckno。本發明提供的調整電路及調整方法通過對電路合理的結構設計，最終輸出的邏輯差分時鐘信號的第一個時鐘周期和最后一個時鐘周期完整。
【專利說明】差分時鐘信號調整電路及差分時鐘信號的調整方法
【技術領域】
[0001]本發明涉及電路【技術領域】，特別是涉及一種差分時鐘信號調整電路及差分時鐘信號的調整方法。
【背景技術】
[0002]伴隨著電子信息產業的迅猛發展，時鐘運行速度越來越快，電路對時鐘品質的要求也越來越高。差分傳輸是一種信號傳輸的技術，區別于傳統的一根信號線一根地線的做法，差分傳輸在這兩根線上都傳輸信號，這兩個信號的振幅相等，相位相反。在這兩根線上的傳輸的信號就是差分信號。信號接收端比較這兩個電壓的差值來判斷發送端發送的是邏輯0還是邏輯I。在電路板上，差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。
[0003]由于差分時鐘信號開啟和關閉時有可能產生窄脈沖，導致一些電路工作出錯，因此有些應用會要求時鐘控制信號打開和關閉時，差分時鐘信號的第一個時鐘周期和最后一個時鐘周期必須完整。
[0004]由于系統的控制信號與差分時鐘之間通常為異步時序，如果將控制信號突然的變化直接作用于差分時鐘，必然會導致差分時鐘信號的第一個時鐘周期和最后一個時鐘周期不完整。
[0005]因此對于現有技術，異步控制信號對差分時鐘進行打開和關閉功能時，差分時鐘的第一個時鐘周期和最后一個時鐘周期的不完整是個亟待解決的問題。

【發明內容】

[0006]基于上述問題，本發明提供了差分時鐘信號調整電路及差分時鐘信號的調整方法，克服了現有技術中異步控制信號對差分時鐘進行打開和關閉功能時，第一個時鐘周期和最后一個時鐘周期的不完整的技術缺陷。
[0007]本發明提供了一種差分時鐘信號調整電路，所述差分時鐘信號調整電路包括時鐘控制信號產生電路和時鐘控制電路，其中:
[0008]所述時鐘控制信號產生電路，用于接收外部系統發送的使能信號enable、異步時鐘控制信號enck及時鐘信號ckni，將異步時鐘控制信號enck進行處理最終輸出對應的時鐘控制信號enO、enl ；
[0009]所述時鐘控制電路，用于接收所述時鐘控制信號產生電路產生的時鐘控制信號enO、enl及外部系統產生的差分時鐘信號ckpi及ckni并進行調整處理，輸出第一個時鐘周期和最后一個時鐘周期完整的差分信號ckpo和ckno。
[0010]較佳地，作為一種可實施方式。所述差分時鐘信號調整電路集成在一個電路系統中，所述時鐘控制信號產生電路接收外部系統產生的使能信號enable ；
[0011]當enable有效時，時鐘控制信號產生電路處于準備狀態并準備利用時鐘信號ckni對異步時鐘控制信號enck執行相應的調整操作；[0012]當enable無效時，時鐘控制信號產生電路處于關閉狀態，其輸出的時鐘控制信號enO、enl等于邏輯O。
[0013]較佳地，作為一種可實施方式。所述時鐘控制信號產生電路包括邊沿D觸發器、第
一反相器、第二反相器、第一與非門及第二與非門，其中:
[0014]所述邊沿D觸發器，用于接收系統產生的時鐘信號ckni及異步時鐘控制信號enck,輸出信號enckO ;所述邊沿D觸發器的第一輸入端用于接收外部系統產生的異步時鐘控制信號enck，第二輸入端用于接收外部系統產生的時鐘信號ckni ;所述邊沿觸發器輸出端耦合至所述第一反相器的輸入端及第二與非門的第一輸入端；
[0015]所述第一反相器的輸入端耦合至所述邊沿D觸發器的輸出端，并對接收的信號enckO執行反相操作并將反相操作結果輸出，所述第一反相器輸出端耦合至第一與非門的第二輸入端；
[0016]所述第一與非門的第二輸入端耦合至所述第一反相器的輸出端，所述第一與非門的第一輸入端耦合至第二與非門的輸出端，并對兩個輸入端接收信號執行與非操作，將操作結果enO信號輸出；所述第一與非門的輸出端耦合至第二與非門的第二輸入端及時鐘控制電路；
[0017]所述第二與非門的第一輸入端耦合至所述邊沿D觸發器的輸出端，所述第二與非門的第二輸入端I禹合至第一與非門的輸出端，并對輸入信號enO和enckO執行與非操作，將操作結果輸出；所述第二與非門的輸出端耦合至第一與非門的第一輸入端及第二反相器的輸入端；
[0018]所述第二反相器的輸入端耦合至第二與非門的輸出端，對輸入信號執行反相操作enl信號輸出；所述第二反相器的輸出端耦合至時鐘控制電路。
[0019]較佳地，作為一種可實施方式。所述時鐘控制電路包括第一支路和第二支路，所述第一支路上包括第三與非門、第四與非門；所述第二支路上包括第五與非門和第六與非門，其中:
[0020]所述第一支路上依次串聯第三與非門和第四與非門:
[0021 ] 所述第三與非門的第一輸入端用于接收系統產生的時鐘ckpi，所述第三與非門的第二輸入端耦合至時鐘控制信號產生電路的第一與非門的輸出端，用于接收所述時鐘控制信號產生電路的第一與非門輸出的時鐘控制信號enO，對兩個輸入端輸入的信號執行與非操作將操作結果輸出；所述第三與非門的輸出端耦合至第四與非門的第一輸入端；
[0022]所述第四與非門的第一輸入端耦合至第三與非門的輸出端，所述第四與非門的第二輸入端接收的信號始終為高電平信號，對兩個輸入端輸入的邏輯信號執行與非操作并輸出操作結果；所述第四與非門的輸出端輸出信號ckpo ；
[0023]所述第二支路上依次串聯第五與非門和第六與非門:
[0024]所述第五與非門的第一輸入端用于接收系統產生的時鐘ckni，所述第五與非門的第二輸入端耦合至時鐘控制信號產生電路的第一與非門的輸出端，用于接收所述時鐘控制信號產生電路的第一與非門輸出的時鐘控制信號enO，對兩個輸入端輸入的信號執行與非操作并將操作結果cknib輸出；所述第五與非門的輸出端耦合至第六與非門的第一輸入端;
[0025]所述第六與非門的第一輸入端耦合至第五與非門的輸出端；所述第六與非門的第二輸入端耦合至時鐘控制信號產生電路的第二反相器的輸出端，用于接收所述時鐘控制信號產生電路的第二反相器輸出的時鐘控制信號enl，對兩個輸入端輸入的信號執行與非操作并輸出操作結果；所述第六與非門的輸出端輸出信號ckno ；
[0026]所述的ckpi和ckni為一對差分時鐘信號，ckpo和ckno為一對差分信號。
[0027]較佳地，作為一種可實施方式。所述邊沿D觸發器為上升沿D觸發器。
[0028]較佳地，作為一種可實施方式。所述第四與非門也可用一個非門電路替代。
[0029]相應地，作為一種可實施方式。本發明還提供了一種差分時鐘信號的調整方法，所述方法包括如下步驟:
[0030]步驟S100、所述時鐘控制信號產生電路接收外部系統發送的使能信號enable、異步時鐘控制信號enck及差分時鐘信號ckni，將使能信號進行處理輸出對應的時鐘控制信號 enO、enl ；
[0031]步驟S200、所述時鐘控制電路接收所述時鐘控制信號產生電路產生的時鐘控制信號enO、enl及外部系統產生的差分時鐘信號ckpi及ckni并進行調整處理,輸出的差分信號ckpo和ckno的第一個時鐘周期和最后一個時鐘周期完整。
[0032]較佳地，作為一種可實施方式。在所述步驟S100中，還包括如下步驟:
[0033]步驟S101、所述時鐘控制信號產生電路接收外部系統產生的使能信號enable時，當enable有效時，時鐘控制信號產生電路啟動執行相應的調整操作；當enable無效時，時鐘控制信號產生電路關閉。
[0034]本發明的有益效果包括:
[0035]本發明提供的一種差分時鐘信號調整電路及差分時鐘信號調整方法，其中調整電路包括:時鐘控制信號產生電路，用于接收外部系統發送的使能信號enable、異步時鐘控制信號enck及時鐘信號ckni，將使能信號進行處理最終輸出對應的時鐘控制信號enO、enl ;時鐘控制電路，用于接收所述時鐘控制信號產生電路產生的時鐘控制信號en0、enl及外部系統產生的差分時鐘信號ckpi及ckni并進行調整處理，輸出第一個時鐘周期和最后一個時鐘周期完整的差分信號ckpo和ckno。本發明提供的調整電路及調整方法通過對電路合理的結構設計，最終輸出的邏輯差分時鐘信號的第一個時鐘周期和最后一個時鐘周期完整。
【專利附圖】

【附圖說明】
[0036]圖1為本發明差分時鐘時鐘信號調整電路一具體實施例的結構示意圖；
[0037]圖2為圖1中時鐘控制信號產生電路LI具體結構示意圖；
[0038]圖3為圖1中時鐘控制電路L2具體結構示意圖；
[0039]圖4為本發明差分時鐘信號調整電路的工作波形圖；
[0040]圖5為本發明差分時鐘信號的調整方法一具體實施例的流程示意圖。
【具體實施方式】
[0041]下面結合說明書附圖，對本發明一種差分時鐘信號調整電路及差分時鐘信號的調整方法的【具體實施方式】進行說明。
[0042]為了解決異步控制信號對差分時鐘進行打開和關閉功能時，差分時鐘的第一個時鐘周期和最后一個時鐘周期不完整的問題，本發明實施例提出了一種差分時鐘時鐘信號調整電路L0，如圖1所示，所述差分時鐘信號調整電路LO集成在一個電路系統中，所述差分時鐘信號調整電路包括時鐘控制信號產生電路LI和時鐘控制電路L2，其中:
[0043]所述時鐘控制信號產生電路LI，用于接收外部系統發送的使能信號enable、異步時鐘控制信號enck及時鐘信號ckni，將使能信號進行處理最終輸出對應的時鐘控制信號enO、enl ；
[0044]所述時鐘控制電路L2，用于接收所述時鐘控制信號產生電路產生的時鐘控制信號enO、enl及外部系統產生的差分時鐘信號ckpi及ckni并進行調整處理，輸出第一個時鐘周期和最后一個時鐘周期完整的差分信號ckpo和ckno。
[0045]較佳地，作為一種可實施方式。所述時鐘控制信號產生電路接收外部系統產生的使能信號enable ；
[0046]當enable有效時，時鐘控制信號產生電路處于準備狀態并準備利用時鐘信號ckni對異步時鐘控制信號enck執行相應的調整操作；
[0047]當enable無效時，時鐘控制信號產生電路處于關閉狀態，其輸出的時鐘控制信號enO、enl等于邏輯O。
[0048]較佳地，作為一種可實施方式。所述時鐘控制信號產生電路LI包括邊沿D觸發器
10、第一反相器20、第二反相器30、第一與非門40及第二與非門50,參見圖2,其中:
[0049]所述邊沿D觸發器10，用于接收系統產生的時鐘信號ckni及異步時鐘控制信號enck，輸出信號enckO ;所述邊沿D觸發器的第一輸入端101用于接收外部系統產生的異步時鐘控制信號enck，第二輸入端102用于接收外部系統產生的時鐘信號ckni ;所述邊沿觸發器輸出端103耦合至所述第一反相器20的輸入端201及第二與非門50的第一輸入端501 ；
[0050]所述第一反相器20的輸入端201耦合至所述邊沿D觸發器10的輸出端103，并對接收的信號enckO執行反相操作并將反相操作結果輸出，所述第一反相器20輸出端202耦合至第一與非門40的第二輸入端402 ；
[0051]所述第一與非門40的第二輸入端402耦合至所述第一反相器20的輸出端202，所述第一與非門的第一輸入端401 I禹合至第二與非門50的輸出端503,并對兩個輸入端接收信號執行與非操作，將操作結果enO信號輸出；所述第一與非門40的輸出端403耦合至第二與非門50的第二輸入端502及時鐘控制電路L2 ；
[0052]所述第二與非門50的第一輸入端501耦合至所述邊沿D觸發器10的輸出端103，所述第二與非門50的第二輸入端502 I禹合至第一與非門40的輸出端403,并對輸入信號enO和enckO執行與非操作，將操作結果輸出；所述第二與非門50的輸出端503 f禹合至第一與非門40的第一輸入端401及第二反相器30的輸入端301 ；
[0053]所述第二反相器30的輸入端301 f禹合至第二與非門50的輸出端503,對輸入信號執行反相操作enl信號輸出；所述第二反相器30的輸出端302耦合至時鐘控制電路L2。
[0054]較佳地，作為一種可實施方式。所述時鐘控制電路L2包括第一支路和第二支路，所述第一支路上包括第三與非門60、第四與非門70 ;所述第二支路上包括第五與非門80和第六與非門90，參見圖3，其中:
[0055]所述第一支路上依次串聯第三與非門60和第四與非門70:[0056]所述第三與非門60的第一輸入端601用于接收系統產生的時鐘ckpi，第三與非門60的第二輸入端602耦合至時鐘控制信號產生電路LI的第一與非門40的輸出端403，用于接收所述時鐘控制信號產生電路LI的第一與非門40輸出的時鐘控制信號enO，對兩個輸入端輸入的信號執行與非操作將操作結果輸出，第三與非門60的輸出端603耦合至第四與非門70的第一輸入端701 ；
[0057]所述第四與非門70的第一輸入端701耦合至第三與非門60的輸出端603，第四與非門70的第二輸入端702接收的信號始終為高電平信號(即信號始終為邏輯I)，對兩個輸入端輸入的邏輯信號執行與非操作并輸出操作結果，第四與非門70的輸出端703輸出信號ckpo ；
[0058]所述第二支路上依次串聯第五與非門80和第六與非門90:
[0059]所述第五與非門80的第一輸入端801用于接收系統產生的時鐘ckni，第五與非門80的第二輸入端802耦合至時鐘控制信號產生電路LI的第一與非門40的輸出端403，用于接收所述時鐘控制信號產生電路LI的第一與非門40輸出的時鐘控制信號enO，對兩個輸入端輸入的信號執行與非操作并將操作結果cknib輸出，第五與非門80的輸出端803耦合至第六與非門90的第一輸入端901 ；
[0060]所述第六與非門90的第一輸入端901 I禹合至第五與非門80的輸出端803,第六與非門90的第二輸入端902 I禹合至時鐘控制信號產生電路LI的第二反相器30的輸出端302，用于接收所述時鐘控制信號產生電路LI的第二反相器30輸出的時鐘控制信號enl，對兩個輸入端輸入的信號執行與非操作并輸出操作結果，第六與非門90的輸出端903輸出信號 ckno ；
[0061]上述的ckpi和ckni為一對差分時鐘信號，ckpo和ckno為一對差分信號。
[0062]較佳地，作為一種可實施方式。所述邊沿D觸發器為上升沿D觸發器。
[0063]所述上升沿D觸發器允許在觸發信號CP觸發上升沿來到前一瞬間加載輸入信號。所述上升沿D觸發器在理想情況下的輸出信號僅取決于觸發信號CP的上升沿到來時刻的輸入信號，而在CP變化前后,輸入信號的變化對觸發器的輸出都不產生影響。
[0064]較佳地，作為一種可實施方式。所述第四與非門也可用一個非門電路替代。
[0065]圖2邏輯電路LI中包括上升沿D觸發器。當enable有效時，時鐘控制信號產生電路LI準備利用時鐘信號ckni對異步時鐘控制信號enck執行相應的調整操作。當時鐘脈沖的上升沿到達時，若D=I，則觸發器輸出Q的次態為I ;若0=0，則觸發器輸出Q的次態為O。所述上升沿D觸發器的特性方程為:Qn+1=D。這時，若時鐘信號ckni的上升沿到達D觸發器，則enCk0=enCk，所以系統的異步時鐘控制信號enck從邏輯0變化到邏輯I時，上升沿D觸發器會在觸發信號ckni信號上升沿的觸發下引起enckO從邏輯0變化到邏輯I ;系統的異步時鐘控制信號enck從邏輯I變化到邏輯0時，上升沿D觸發器會在觸發信號ckni信號上升沿的觸發下引起enckO從邏輯I變化到邏輯O。參見圖4，可以看出enckO同ckni的波形關系。
[0066]在本發明實施例中，參見圖2、圖3和圖4，本發明電路由時鐘控制信號產生電路和時鐘控制電路2個模塊構成，其中時鐘控制信號產生電路輸出時鐘控制信號enO和enl給時鐘控制電路。
[0067]enable為系統的使能信號，當enable無效時,D觸發器的輸出enckO為邏輯0,時鐘控制信號enO和enl為邏輯0，這樣時鐘控制電路的輸出信號ckpo為邏輯0，ckno為邏輯1，保持為差分信號。
[0068]為了保證差分時鐘信號的第一個時鐘周期和最后一個時鐘周期完整，本發明實施例的主要原理在于使enO的邏輯電平變化發生在ckpi的邏輯0區間，而enl的邏輯電平變化發生在cknib的邏輯0區間。本發明實施例電路的具體工作原理如圖4所示，下面以時鐘控制信號enck從邏輯0變化到邏輯I和時鐘控制信號enck從邏輯I變化到邏輯0這兩種情況來介紹本發明的具體工作原理:
[0069]情況一:
[0070]時鐘控制信號產生電路處于準備狀態，enckO等于邏輯0，時鐘控制信號enck從邏輯0變化到邏輯I。由于D觸發器使用ckni的上升沿(等效為ckpi的下降沿)對信號enck采樣，D觸發器的輸出延遲TCK_Q會保證其輸出enckO從邏輯0到邏輯I的變化發生在觸發信號ckpi從邏輯I到邏輯0的變化之后。在enckO發生從邏輯0到邏輯I的變化之前，enckO等于邏輯0，則第二與非門的輸出為邏輯I，第一與非門的輸出enO為邏輯0，因此enckO發生從邏輯0到邏輯I的變化，會引起第一反相器的輸出從邏輯I變化到邏輯0，導致第一與非門的輸出enO發生從邏輯0到邏輯I的變化，并且enO發生從邏輯0到邏輯I變化的時刻應當在enckO發生從邏輯0到邏輯I變化的時刻之后，這樣enO從邏輯0到邏輯I的變化一定發生在觸發信號ckpi從邏輯I到邏輯0的變化之后，即enO會在ckpi的邏輯0區間從邏輯0變化到邏輯I。由于enO發生邏輯0到邏輯I的變化時，ckpi 一直為邏輯0，則第三與非門的輸出不會發生變化，ckpo維持為邏輯0 ;當enO維持在邏輯I狀態時，輸出時鐘ckpo的邏輯電平等于ckpi的邏輯電平。這樣時鐘信號ckpi通過時鐘控制電路輸出時鐘ckpo，并且保證了輸出時鐘ckpo的第一個時鐘周期完整。
[0071]在enckO發生從邏輯0到邏輯I變化之前，第二與非門的輸出為邏輯I，第一與非門的輸出enO為邏輯O。在第二與非門的輸入信號enckO發生從邏輯0到邏輯I變化的時亥IJ，由于第二與非門的另一輸入信號enO為邏輯0，則第二與非門的輸出為邏輯I。當enO發生從邏輯0到邏輯I的變化時，由于第二與非門的兩個輸入信號同時為邏輯1，則第二與非門的輸出為邏輯0，輸出信號enl為邏輯I。因此enO發生的從邏輯0到邏輯I的變化需要通過第二與非門和第二反相器兩級門延遲引起enl發生從邏輯0到邏輯1，而enO發生的從邏輯0到邏輯I的變化只需要通過第五與非門一級門延遲引起cknib發生從邏輯I到邏輯0的變化。由于enO從邏輯0到邏輯I的變化導致的cknib的從邏輯I到邏輯0的變化要早于enO的變化導致的enl從邏輯0到邏輯I的變化，這樣enl會在cknib的邏輯0區間從邏輯0變化到邏輯I。當enO和enl維持在邏輯I狀態時，輸出時鐘ckno的邏輯電平等于ckni的邏輯電平。這樣時鐘信號ckni通過時鐘控制電路輸出時鐘ckno，并且保證了輸出時鐘ckno的第一個時鐘周期完整。
[0072]由于ckni和ckpi為差分時鐘信號，所以時鐘控制信號enck完成從邏輯0到邏輯I的變化后，ckpo和ckno也為差分時鐘,并且ckpo和ckno的第一個時鐘周期均是完整的。
[0073]情況二:
[0074]時鐘控制信號產生電路已處于工作狀態，enckO、enO和enl均等于邏輯1，時鐘控制信號enck從邏輯I變化到邏輯O。由于D觸發器使用ckni的上升沿(等效為ckpi的下降沿)對信號enck采樣，D觸發器的輸出延遲Tck_q會保證其輸出enckO從邏輯I到邏輯0的變化發生在觸發信號Ckpi從邏輯I到邏輯O的變化之后。在enckO發生從邏輯I到邏輯0的變化之前，enO等于邏輯1，第二與非門的輸出等于邏輯O。常規電路中與非門的門級延遲大于反相器，因此enckO發生從邏輯I到邏輯0的變化引起的第一反相器輸出從邏輯0到邏輯I變化的時刻，第二與非門的輸出維持為邏輯0，第一與非門的輸出enO維持為邏輯I。在enckO發生從邏輯I到邏輯0的變化引起第二與非門的輸出從邏輯0變化到邏輯I的時刻，由于第一與非門與第一反相器輸出相連的輸入信號為邏輯I (與非門的門級延遲大于反相器)，則第一與非門的兩個輸入同時為邏輯1，第一與非門的輸出enO從邏輯I變化為邏輯O。同樣由于常規電路中與非門的門級延遲大于反相器，第二與非門的輸出從邏輯0到邏輯I的變化引起enO從邏輯I到邏輯0的變化要晚于enl從邏輯I到邏輯0的變化。由于enckO從邏輯I到邏輯0的變化發生在觸發信號ckni從邏輯0到邏輯I的變化之后，則enO和enl從邏輯I到邏輯0的變化也發生在觸發信號ckni從邏輯0到邏輯I的變化之后。在enO為邏輯I時，ckni發生從邏輯0到邏輯I的變化會導致cknib產生邏輯I到邏輯0的變化；而在ckni變為邏輯I之后，enO發生從邏輯I到邏輯0的變化會導致cknib產生邏輯0到邏輯I的變化，這樣cknib就會在ckni的上升沿和enO的下降沿之間形成一個邏輯0區間。由于enl從邏輯I到邏輯0的變化要早于enO從邏輯I到邏輯0的變化，這樣enl會在cknib的邏輯0區間從邏輯I變化到邏輯0，這樣輸出時鐘ckno可保證最后一個時鐘周期完整。同時由于enO從邏輯I到邏輯0的變化發生在ckpi的邏輯0區間，這樣輸出時鐘ckpo也可保證對應的最后一個時鐘周期完整。
[0075]當enO和enl維持在邏輯0狀態時，輸出時鐘ckpo維持在邏輯0電平,ckno維持在邏輯I電平，ckpo和ckno為差分信號。
[0076]本領域技術人員應該可以理解，綜上所述，Enck為系統發出的異步時鐘控制信號。系統要求當enck從邏輯0變化到邏輯I時，差分時鐘信號ckpi和ckni通過時鐘控制電路輸出差分時鐘信號ckpo和ckno,并且輸出的差分時鐘信號ckpo和ckno從第一個時鐘周期開始每個周期都是完整的；當enck從邏輯I變化到邏輯0時，輸出的差分時鐘信號ckpo和ckno的最后一個時鐘周期是完整的，并且ckpo和ckno保持為差分信號。本發明有效解決了異步控制信號對差分時鐘進行打開和關閉功能時，第一個時鐘周期和最后一個時鐘周期的完整。
[0077]舉例來說，假設異步時鐘控制信號沒有經過時鐘控制信號產生電路的處理直接作用于時鐘控制電路，enO和enl直接與enck相連。
[0078]當enck的上升沿發生在ckpi的邏輯I區間時，由于第三與非門的兩個輸入信號同時為邏輯1，則其輸出由邏輯I變為邏輯0，ckpo由邏輯0變為邏輯1，即ckpo的第一個上升沿發生在ckpi邏輯I區間內(即晚于ckpi的上升沿,早于ckpi的下降沿)；而當enck完成上升沿翻轉后，ckpo等于ckpi。這樣ckpo的第一個上升沿和第二個上升沿之間的時間間隔(即ckpo的第一個時鐘周期)必然小于ckpi相鄰兩個上升沿之間的時間間隔(即ckpi的一個完整的時鐘周期)。
[0079]當enck的下降沿發生在ckpi的邏輯I區間時,第三與非門的輸出會在enck的邏輯0作用下發生從邏輯0到邏輯I的變化，進一步造成輸出信號ckpo發生從邏輯I到邏輯0的變化，即ckpo的最后一個下降沿發生在ckpi的邏輯I區間(即晚于ckpi的上升沿，早于ckpi的下降沿),而當enck完成下降沿翻轉之前,ckpo等于ckpi。這樣ckpo的最后一個下降沿和倒數第二個下降沿之間的時間間隔(即Ckp0的最后一個時鐘周期)必然小于Ckpi相鄰兩個下降沿之間的時間間隔(即Ckpi的一個完整的時鐘周期)。
[0080]本發明實施例將會避免上述舉例說明的這兩種情況的發生。
[0081]基于同一發明構思，本發明實施例還提供了差分時鐘信號的調整方法，由于此方法解決問題的原理與前述一種差分時鐘信號調整電路的各項功能相似，因此，此方法的實施可以通過前述調整電路具體功能實現，重復之處不再贅述。
[0082]相應地，作為一種可實施方式。本發明實施例提供的差分時鐘信號的調整方法，如圖5所示，所述方法包括如下步驟:
[0083]步驟S100、所述時鐘控制信號產生電路接收外部系統發送的使能信號enable、異步時鐘控制信號enck及差分時鐘信號ckni，將使能信號進行處理輸出對應的時鐘控制信號 enO、enl ；
[0084]步驟S200、所述時鐘控制電路接收所述時鐘控制信號產生電路產生的時鐘控制信號enO、enl及外部系統產生的差分時鐘信號ckpi及ckni并進行調整處理,輸出的差分信號ckpo和ckno的第一個時鐘周期和最后一個時鐘周期完整；
[0085]較佳地，作為一種可實施方式。在所述步驟SlOO中，還包括如下步驟:
[0086]步驟S101、所述時鐘控制信號產生電路接收外部系統產生的使能信號enable時，當enable有效時，時鐘控制信號產生電路啟動執行相應的調整操作；當enable無效時，時鐘控制信號產生電路關閉。
[0087]本發明實施例提供的一種差分時鐘信號調整電路及差分時鐘信號調整方法，其中包括:時鐘控制信號產生電路，用于接收系統發送的使能信號enable、異步時鐘控制信號enck及時鐘信號ckni,將使能信號進行處理最終輸出對應的時鐘控制信號enO、enl ;時鐘控制電路，用于接收所述時鐘控制信號產生電路產生的時鐘控制信號enO、enl及系統產生的差分時鐘信號ckpi及ckni并進行調整處理，最終輸出第一個時鐘周期和最后一個時鐘周期完整的差分信號ckpo和ckno。本發明實施例提供的調整電路及差分時鐘信號的調整方法通過對電路合理的結構設計，最終輸出邏輯差分時鐘信號的第一個時鐘周期和最后一個時鐘周期完整。
[0088]以上所述實施例僅表達了本發明的幾種實施方式，其描述較為具體和詳細，但并不能因此而理解為對本發明專利范圍的限制。應當指出的是，對于本領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干變形和改進，這些都屬于本發明的保護范圍。因此，本發明專利的保護范圍應以所附權利要求為準。
【權利要求】
1.一種差分時鐘信號調整電路，其特征在于，包括時鐘控制信號產生電路和時鐘控制電路，其中: 所述時鐘控制信號產生電路，用于接收外部系統發送的使能信號enable、異步時鐘控制信號enck及時鐘信號ckni，將異步時鐘控制信號enck進行處理最終輸出對應的時鐘控制信號enO、enl ； 所述時鐘控制電路，用于接收所述時鐘控制信號產生電路產生的時鐘控制信號enO、enl及外部系統產生的差分時鐘信號ckpi及ckni并進行調整處理，輸出第一個時鐘周期和最后一個時鐘周期完整的差分信號ckpo和ckno。
2.根據權利要求1所述的差分時鐘信號調整電路，所述差分時鐘信號調整電路集成在一個電路系統中，其特征在于，所述時鐘控制信號產生電路接收外部系統產生的使能信號enable ； 當enable有效時，時鐘控制信號產生電路處于準備狀態并準備利用時鐘信號ckni對異步時鐘控制信號enck執行相應的調整操作； 當enable無效時，時鐘控制信號產生電路處于關閉狀態。
3.根據權利要求1所述的差分時鐘信號調整電路，其特征在于，所述時鐘控制信號產生電路包括邊沿D觸發器、第一反相器、第二反相器、第一與非門及第二與非門，其中: 所述邊沿D觸發器，用于接收系統產生的時鐘信號ckni及異步時鐘控制信號enck，輸出信號enckO ;所述邊沿D觸發器的第一輸入端用于接收外部系統產生的異步時鐘控制信號enck，第二輸入端用于接收外部系統產生的時鐘信號ckni ;所述邊沿觸發器輸出端耦合至所述第一反相器的輸入端及第二與非門的第一輸入端； 所述第一反相器的輸入端耦合至所述邊沿D觸發器的輸出端，并對接收的信號enckO執行反相操作并將反相操作結果輸出，所述第一反相器輸出端耦合至第一與非門的第二輸入端; 所述第一與非門的第二輸入端耦合至所述第一反相器的輸出端，所述第一與非門的第一輸入端耦合至第二與非門的輸出端，并對兩個輸入端接收信號執行與非操作，將操作結果enO信號輸出；所述第一與非門的輸出端耦合至第二與非門的第二輸入端及時鐘控制電路； 所述第二與非門的第一輸入端耦合至所述邊沿D觸發器的輸出端，所述第二與非門的第二輸入端I禹合至第一與非門的輸出端，并對輸入信號enO和enckO執行與非操作，將操作結果輸出；所述第二與非門的輸出端耦合至第一與非門的第一輸入端及第二反相器的輸入端; 所述第二反相器的輸入端耦合至第二與非門的輸出端，對輸入信號執行反相操作enl信號輸出；所述第二反相器的輸出端耦合至時鐘控制電路。
4.根據權利要求1或2所述的差分時鐘信號調整電路，其特征在于，所述時鐘控制電路包括第一支路和第二支路，所述第一支路上包括第三與非門、第四與非門；所述第二支路上包括第五與非門和第六與非門，其中: 所述第一支路上依次串聯第三與非門和第四與非門: 所述第三與非門的第一輸入端用于接收系統產生的時鐘ckpi，所述第三與非門的第二輸入端耦合至時鐘控制信號產生電路的第一與非門的輸出端，用于接收所述時鐘控制信號產生電路的第一與非門輸出的時鐘控制信號enO，對兩個輸入端輸入的信號執行與非操作將操作結果輸出；所述第三與非門的輸出端耦合至第四與非門的第一輸入端； 所述第四與非門的第一輸入端耦合至第三與非門的輸出端，所述第四與非門的第二輸入端接收的信號始終為高電平信號，對兩個輸入端輸入的邏輯信號執行與非操作并輸出操作結果；所述第四與非門的輸出端輸出信號ckpo ； 所述第二支路上依次串聯第五與非門和第六與非門: 所述第五與非門的第一輸入端用于接收系統產生的時鐘ckni，所述第五與非門的第二輸入端耦合至時鐘控制信號產生電路的第一與非門的輸出端，用于接收所述時鐘控制信號產生電路的第一與非門輸出的時鐘控制信號enO，對兩個輸入端輸入的信號執行與非操作并將操作結果cknib輸出；所述第五與非門的輸出端耦合至第六與非門的第一輸入端； 所述第六與非門的第一輸入端耦合至第五與非門的輸出端；所述第六與非門的第二輸入端耦合至時鐘控制信號產生電路的第二反相器的輸出端，用于接收所述時鐘控制信號產生電路的第二反相器輸出的時鐘控制信號enl，對兩個輸入端輸入的信號執行與非操作并輸出操作結果；所述第六與非門的輸出端輸出信號ckno ； 所述的ckpi和ckni為一對差分時鐘信號，ckpo和ckno為一對差分信號。
5.根據權利要求3所述的差分時鐘信號調整電路，其特征在于，所述邊沿D觸發器為上升沿D觸發器。
6.根據權利要求4所述的差分時鐘信號調整電路，其特征在于，所述第四與非門也可用一個非門電路替代。
7.一種差分時鐘信號的調整方法，其特征在于，包括如下步驟:` 步驟S100、所述時鐘控制信號產生電路接收外部系統發送的使能信號enable、異步時鐘控制信號enck及差分時鐘信號ckni，將使能信號進行處理輸出對應的時鐘控制信號enO、enl ； 步驟S200、所述時鐘控制電路接收所述時鐘控制信號產生電路產生的時鐘控制信號enO、enl及外部系統產生的差分時鐘信號ckpi及ckni并進行調整處理,輸出的差分信號ckpo和ckno的第一個時鐘周期和最后一個時鐘周期完整。
8.根據權利要求7所述的時鐘信號的調整方法，其特征在于，在所述步驟SlOO中，還包括如下步驟: 步驟S101、所述時鐘控制信號產生電路接收外部系統產生的使能信號enable時，當enable有效時，時鐘控制信號產生電路啟動執行相應的調整操作；當enable無效時，時鐘控制信號產生電路關閉。
【文檔編號】H03L7/06GK103684426SQ201210362896
【公開日】2014年3月26日 申請日期:2012年9月26日 優先權日:2012年9月26日
【發明者】倪陳志, 王洪魁 申請人:珠海全志科技股份有限公司