專利名稱：浮柵驅動芯片中抑制高側浮動電源低電平負過沖的電路的制作方法
技術領域：
本發明涉及浮柵驅動芯片，尤其涉及一種浮柵驅動芯片中抑制高側浮動電源低電平負過沖的電路，屬于高壓集成電路(HVIC)設計領域。
背景技術：
作為先進的高壓功率開關器件驅動方案，浮柵驅動芯片作為高壓集成電路(HVIC)中的一種結構，廣泛應用于電機驅動，逆變器，開關電源，汽車電子，照明等領域，與日常生活及工業發展有密切的聯系。圖1所示為現有技術浮柵驅動芯片及外部器件的基本結構，它的作用就是用高、低側兩個通道來驅動芯片外部的功率級高、低側的高壓功率開關器件(圖中上下串連的IGBTl和IGBT2(或者是其他的功率開關管))，使它們交替導通，從而在VS節點輸出一個0 母線電壓的脈沖信號。為了方便說明本發明電路的具體原理，我們把芯片外部的這兩個IGBT (分立器件)及外部自舉二極管Dbtot (分立器件)和自舉電容Cmot (分立器件)也畫入圖中，所指的感性負載是用電感Lltjad代替的。其中自舉二極管Dbtot和自舉電容Cbtot的作用是VB與VS之間維持一個恒定15V的壓差，目的是當IGBTl導通VS升高為母線電壓時將VB也抬高使高側電路的供電維持在自舉電容Cboot上的電壓15V，這也是為什么稱此芯片為浮柵驅動的原因，因為高側電路是由“浮動”的的電源供電來驅動柵極的。高壓集成電路(HVIC)在驅動直流無刷電機(BLDC)工作時，由于所驅動電機電樞是感性負載，功率級高側的高壓功率開關器件(IGBTl)在換相和非換相期間快速關斷時，負載上產生很大的感生電流，都會通過低側高壓功率開關器件(IGBT2)的續流二極管續流，此時的輸出節點就會產生瞬間的負過沖電壓。當此負過沖電壓過高時會使芯片中以P型襯底為發射極、N型埋層(BN)為基極、與N型埋層(BN)相接的P阱為集電極的寄生的PNP三極管開啟并產生很高的集電極發射極電流，如果此電流的幅值足夠高維持時間足夠長，就會使得高側邏輯電路中寄生可控硅(SCR)結構被觸發，在高側浮動電源高電平VB與低電平VS之間會形成低阻抗通路從而產生閂鎖效應(Latch-up)，這種高側寄生可控硅SCR結構觸發的危害性極大。目前幾個全球領先的高壓集成電路(HVIC)供應商已經針對這一問題提出了幾種解決方法，如IR公司提出的在襯底與地之間集成一些限流電阻、飛兆公司提出的在芯片外圍增加分立器件等，這些方法不僅延長了浮柵驅動芯片的開發周期而且成本較高。所以，芯片內部集成的電路解決方案是最佳選擇。發明內容·
本發明的目的是克服現有高壓集成電路(HVIC)中高側浮動電源低電平VS負過沖過高存在的問題，提供了一種浮柵驅動芯片中抑制高側浮動電源低電平負過沖的電路，所涉及的電路結構簡單，可靠性高。
本發明采用如下技術方案:
一種浮柵驅動芯片中抑制高側浮動電源低電平負過沖的電路，浮柵驅動芯片中設有高側通道、低側通道，高、低側通道中均分別設有邏輯電路和驅動電路，其特征在于，將常規的高側通道中的驅動電路加以改進，并且在改進后的高側通道中的驅動電路與高側浮動電源低電平VS之間增設電流檢測與控制電路，改進后的高側通道中的驅動電路的一個輸入端連接邏輯電路的輸出端，電流檢測與控制電路的輸出端與改進后的高側通道中的驅動電路的另一輸入端連接，改進后的高側通道中的驅動電路的輸出端連接浮柵驅動芯片的高側輸出引腳，其中:
電流檢測與控制電路包括匪05管麗10、麗11、麗12、麗13、麗14沖1 )3管1^8、]\^9，電阻R2、R3，穩壓二極管Dl和以P型襯底為發射極、N型埋層BN為基極、與N型埋層BN相接的P阱為集電極的寄生PNP三極管Ql ;NM0S管麗10、麗11、麗12、麗13、麗14的源極與襯底都與高側浮動電源低電平VS連接，NMOS管麗10的柵漏極短接并與NMOS管麗11的柵極連接，NMOS管麗10的漏極通過電阻R2與高側浮動電源高電平VB連接，NMOS管麗11的漏極與穩壓二極管Dl的陰極、NMOS管麗12的柵極及寄生PNP三極管Ql的集電極連接，寄生PNP三極管Ql的發射極接地，寄生PNP三極管Ql的基極與高側浮動電源高電平VB連接，穩壓二極管Dl的陽極與高側浮動電源低電平VS連接；PM0S管MP8的柵漏極短接并與PMOS管MP9的柵極和NMOS管麗12的漏極連接，PMOS管MP8、MP9的源極與襯底都與高側浮動電源高電平VB連接，NMOS管麗13的柵漏極短接并與NMOS管麗14的柵極和PMOS管MP9的漏極連接，NMOS管麗14的漏極通過電阻R3連接高側浮動電源高電平VB ；
改進后的高側通道中的驅動電路包括NMOS管麗1、麗2、麗3、MN4、麗5、MN6、麗7、MN8、MN9，PMOS 管 MP1、MP2、MP3、MP4、MP5、MP6、MP7 和電阻 Rl ；NM0S 管 MNl、MN2、MN3、MN4、麗5、MN6、麗7、MN8的源極與襯底都與電流檢測與控制電路中寄生PNP三極管Ql的集電極連接，PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7的源極與襯底都與高側浮動電源高電平VB連接，NMOS管MNl的柵極與PMOS管MPl的柵極、NMOS管MN4的柵極與PMOS管MP4的柵極互連后連接在一起構成高側通道中驅動電路輸入端IN，NMOS管麗I的漏極和PMOS管MPl的漏極互連后與NMOS管麗2和PMOS管MP2的柵極連接，NMOS管麗2和PMOS管MP2的漏極互連后與NMOS管麗3和PMOS管MP3的柵極連接，NMOS管麗3和PMOS管MP3的漏極互連后與NMOS管麗7、MN8的柵極連接并通過電阻Rl連接高側浮動電源高電平VB，NMOS管MN4和PMOS管MP4的漏極互連后與NMOS管MN5和PMOS管MP5的柵極連接，NMOS管MN5和PMOS管MP5的漏極互連后與NMOS管M N6和PMOS管MP6的柵極相連，NMOS管MN6和PMOS管MP6的漏極互連后與PMOS管MP7的柵極連接，NMOS管MN7、MN9的漏極與PMOS管MP7的漏極連接，構成浮柵驅動芯片高側通道輸出端HO，NMOS管MN8的漏極與NMOS管MN9的源極連接，NMOS管MN9的柵極與電流檢測與控制電路的輸出端即NMOS管MN14的漏極連接，NMOS管MN9的襯底與電流檢測與控制電路中寄生PNP三極管Ql的集電極連接。
上述電流檢測與控制電路及改進后的高側通道中的驅動電路中，所有的NMOS管均為N型溝道金屬氧化物半導體場效應管，所有的PMOS管均為P型溝道金屬氧化物半導體場效應管。
與現有技術相比，本發明具有如下優點:
針對現有技術浮柵驅動芯片高側浮動電源低電平VS負過沖的問題，本發明提出的抑制高側浮動電源低電平VS負過沖的電路，抑制了 VS負過沖的幅值及持續時間，有效的防止了高側邏輯電路的閂鎖效應，提高了浮柵驅動芯片的可靠性。本發明電路在芯片正常工作時功耗極小并且采用本發明的浮柵驅動芯片無需增加額外分立器件，特別適用高壓集成電路(HVIC)中的浮柵驅動芯片。


圖1是現有技術浮柵驅動芯片及外部器件的基本框圖2是本發明電路及其外圍器件的整體框圖3是現有技術高側通道中的驅動電路；
圖4是本發明可抑制VS負過沖的電路；
圖5是浮柵驅動芯片中常見的高側寄生SCR結構剖面圖。
具體實施方式
下面結合附圖和具體的實施例對本發明做進一步的說明。
圖1為為現有技術浮柵驅動芯片及外部器件的基本結構，浮柵驅動芯片設有高側通道、低側通道，高、低側通道中均分別設有邏輯電路和驅動電路。
圖2為本發明，與圖1相比較，本發明將現有技術中的高側通道中的驅動電路加以改進，并且在改進后的高側通道中的驅動電路與高側浮動電源低電平VS之間增設電流檢測與控制電路，改進后的高側通道中的驅動電路的一個輸入端連接邏輯電路的輸出端，電流檢測與控制電路的輸出端與改進后的高側通道中的驅動電路的另一輸入端連接，改進后的高側通道中的驅動電路的輸出端連接浮柵驅動芯片的高側輸出引腳。芯片的低側通道由直流電源VCC供電，COM引腳接地，當低側通道輸出引腳LO為高電平時，低側功率開關器件IGBT2開啟，高側浮動電源低電平VS近似降為零電位，此時直流電源VCC經過自舉二極管Dboot對自舉電容C_充電，使得高側浮動電源低電平VS與高側浮動電源高電平VB之間有一個幅值為直流電源VCC的壓差來給高側通道電路供電。
高壓集成電路(HVIC)在驅動直流無刷電機(BLDC)工作時，由于所驅動電機電樞是感性負載，在圖2中用Lltjad表示。在高側功率開關器件IGBTl快速關斷的過程中感性負載Lltjad中會產生感生電流I并與低側功率開關器件IGBT2的源端寄生電感L2、續流二極管D2、漏端寄生電感LI形成回路，此回路電流在VS節點產生負過沖電壓為:其中，t為高側功率開關器件IGBTl從開始關斷至完全關斷所需的時間，從公式中可知當感性負載Lltjad及初始電流I大小一定時，高側功率開關器件IGBTl的關斷時間t決定了 VS負過沖的大小。當高側浮動電源低電平VS負過沖電壓過大時由于自舉電容Cbtot上下極板電壓不能突變迫使高側浮動電源高電平VB也變為負壓，導致芯片中高側通道以P型襯底為發射極、N型埋層BN為基極、與N型埋層BN相接的P阱為集電極的寄生PNP型三極管Ql開啟，如圖2所示，如果高側浮動電源高電平VB變得很負就等價于寄生PNP三極管Ql有一個很大的發射極-基極偏壓，從而會產生很大的集電極發射極電流II，見圖5，Il會經過N型流入高側P阱中使寄生NPN三極管Q2開啟并經過N型埋層BN向N阱發射電子并在寄生N阱電阻Rnwell上形成很大的壓降使寄生PNP三極管Q3開啟，進而觸發芯片中由寄生P阱電阻Rpwell、寄生NPN三極管Q2、寄生PNP三極管Q3和寄生N阱電阻Rnwell組成的寄生可控硅SCR結構(圖5中虛線框部分)，大電流12從高側浮動電源高電平VB流向高側浮動電源低電平VS而引起閂鎖效應(Latch-up)。為了使VS負過沖電壓的幅值及持續時間降低，利用所述電流檢測與控制電路產生控制信號給所述高側通道驅動電路來降低IGBTl的關斷速度即增大關斷時間t。
如圖4所示，本發明中的電流檢測與控制電路包括N型溝道金屬氧化物半導體場效應晶體管麗10、麗1、麗12、麗13、麗14，P型溝道金屬氧化物半導體場效應晶體管MP8、MP9，電阻R2、R3，穩壓二極管Dl和以P型襯底為發射極、N型埋層BN為基極、與N型埋層BN相接的P阱為集電極的寄生PNP型三極管Q1，其中，麗10、麗11、麗12、麗13、麗14的源極與襯底都與高側浮動電源低電平VS相連，MNlO的柵漏短接并與MNll的柵極相連形成電流鏡，麗10的漏極通過電阻R2與高側浮動電源高電平VB相連；麗11的漏極與穩壓二極管Dl的陰極、麗12的柵極及寄生PNP型三極管Ql的集電極相連并將此節點記為VS’ ；寄生PNP型三極管Ql的發射極與地相連，寄生PNP型三極管Ql的基極與高側浮動電源高電平VB相連；穩壓二極管Dl的陽極與高側浮動電源低電平VS相連；MP8的柵漏短接并與MP9的柵極和麗12的漏極相連形成電流鏡，MP8、MP9的源極與襯底都與高側浮動電源高電平VB相連；MNl3的柵漏短接并與MN14的柵極和MP9的漏極相連形成電流鏡，MN14的漏極與高側驅動電路相連即與MN9柵極相連并通過電阻R3接至高側浮動電源高電平VB。
本發明中的高側通道中的驅動電路包括N型溝道金屬氧化物半導體場效應晶體管麗1、麗2、麗3、MN4、麗5、MN6、麗7、MN8、MN9, P型溝道金屬氧化物半導體場效應晶體管MP1、MP2、MP3、MP4、MP5、MP6、MP7 和電阻 Rl，其中，MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8的源極與襯底都與節點VS’相連，MP1、MP2、MP3、MP4、MP5、MP6、MP7的源極與襯底都與高側浮動電源高電平VB相連，麗1、MN4、MPl、MP4的柵極相連構成高側通道中驅動電路輸入端IN，麗I和MPl的漏極與麗2和 MP2的柵極相連，麗2和MP2的漏極與麗3和MP3的柵極相連，麗3和MP3的漏極與麗7、MN8的柵極相連并通過電阻Rl接至高側浮動電源高電平VB，MN4和MP4的漏極與麗5和MP5的柵極相連，麗5和MP5的漏極與MN6和MP6的柵極相連，MN6和MP6的漏極與MP7的柵極相連，NMOS管MN7、MN9的漏極與PMOS管MP7的漏極連接并構成浮柵驅動芯片高側輸出端H0，MN8的漏極和MN9的源極相連，MN9的柵極與電流檢測與控制電路的輸出即MN14的漏極相連，襯底與節點VS’相連。與圖3現有技術中的高側通道中的驅動電路相比較，本發明高側通道中的驅動電路改進后多增加了兩個NMOS管(MN8和MN9)以響應電流檢測電路給的控制信號。
參看圖4，當VS負過沖電壓過大時，導通并產生大電流II，當Il超過NMOS管麗11的的飽和電流時，迫使穩壓二極管Dl反向擊穿并使VS’節點電壓箝位在比VS高一個穩壓二極管Dl穩壓值的電位上，并且在VS’節點電壓超過麗12管閾值電壓時麗12開啟，支路電流Ia經過由MP8、MP9及麗13、麗14構成的兩級放大電流鏡放大后使高側驅動電路中NMOS管MN9迅速關斷，從而使與HO相連的高側功率開關器件IGBTl柵極放電回路阻抗增大，延長高側功率開關器件IGBTl的關斷時間t，根據公式I可知高側浮動電源低電平VS幅值降低。待寄生PNP三極管Ql集電極-發射極電流低于NMOS管麗11的的飽和電流時電路恢復正常。電路正常工作時，寄生PNP三極管Ql截止，麗11中無電流流過，使高側浮動電源低電平VS與VS’節點箝位在相同電位，電流檢測與控制電路僅有NMOS管麗10所在支路存在靜態電流，因此本發明在高側浮動電源低電平VS無較大負過沖時所需功耗極小。
權利要求
1.一種浮柵驅動芯片中抑制高側浮動電源低電平負過沖的電路，浮柵驅動芯片中設有高側通道、低側通道，高、低側通道中均分別設有邏輯電路和驅動電路，其特征在于，將常規的高側通道中的驅動電路加以改進，并且在改進后的高側通道中的驅動電路與高側浮動電源低電平VS之間增設電流檢測與控制電路，改進后的高側通道中的驅動電路的一個輸入端連接邏輯電路的輸出端，電流檢測與控制電路的輸出端與改進后的高側通道中的驅動電路的另一輸入端連接，改進后的高側通道中的驅動電路的輸出端連接浮柵驅動芯片的高側輸出引腳，其中: 電流檢測與控制電路包括NMOS管MN10、MN11、MN12、MN13、MN14，PMOS管MP8、MP9,電阻R2、R3，穩壓二極管Dl和以P型襯底為發射極、N型埋層BN為基極、與N型埋層BN相接的P阱為集電極的寄生PNP三極管Ql ;NM0S管麗10、麗11、麗12、麗13、麗14的源極與襯底都與高側浮動電源低電平VS連接，NMOS管麗10的柵漏極短接并與NMOS管麗11的柵極連接，NMOS管麗10的漏極通過電 阻R2與高側浮動電源高電平VB連接，NMOS管麗11的漏極與穩壓二極管Dl的陰極、NMOS管麗12的柵極及寄生PNP三極管Ql的集電極連接，寄生PNP三極管Ql的發射極接地，寄生PNP三極管Ql的基極與高側浮動電源高電平VB連接，穩壓二極管Dl的陽極與高側浮動電源低電平VS連接；PM0S管MP8的柵漏極短接并與PMOS管MP9的柵極和NMOS管麗12的漏極連接，PMOS管MP8、MP9的源極與襯底都與高側浮動電源高電平VB連接，NMOS管麗13的柵漏極短接并與NMOS管麗14的柵極和PMOS管MP9的漏極連接，NMOS管麗14的漏極通過電阻R3連接高側浮動電源高電平VB ； 改進后的高側通道中的驅動電路包括NMOS管麗1、麗2、麗3、MN4、麗5、MN6、麗7、MN8、MN9，PMOS 管 MP1、MP2、MP3、MP4、MP5、MP6、MP7 和電阻 Rl ；NM0S 管 MNl、MN2、MN3、MN4、MN5、MN6、麗7、MN8的源極與襯底都與電流檢測與控制電路中寄生PNP三極管Ql的集電極連接，PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7的源極與襯底都與高側浮動電源高電平VB連接，NMOS管MNl的柵極與PMOS管MPl的柵極、NMOS管MN4的柵極與PMOS管MP4的柵極互連后連接在一起構成高側通道中驅動電路的輸入端IN，NMOS管麗I的漏極和PMOS管MPl的漏極互連后與NMOS管麗2和PMOS管MP2的柵極連接，NMOS管麗2和PMOS管MP2的漏極互連后與NMOS管MN3和PMOS管MP3的柵極連接，NMOS管MN3和PMOS管MP3的漏極互連后與NMOS管MN7、MN8的柵極連接并通過電阻Rl連接高側浮動電源高電平VB，NM0S管MN4和PMOS管MP4的漏極互連后與NMOS管MN5和PMOS管MP5的柵極連接，NMOS管MN5和PMOS管MP5的漏極互連后與NMOS管MN6和PMOS管MP6的柵極相連，NMOS管MN6和PMOS管MP6的漏極互連后與PMOS管MP7的柵極連接，NMOS管MN7、MN9的漏極與PMOS管MP7的漏極連接，構成浮柵驅動芯片高側通道輸出端HO，NMOS管MN8的漏極與NMOS管MN9的源極連接，NMOS管MN9的柵極與電流檢測與控制電路的輸出端即NMOS管麗14的漏極連接，NMOS管MN9的襯底與電流檢測與控制電路中寄生PNP三極管Ql的集電極連接。
2.根據權利要求1所述的浮柵驅動芯片中抑制高側浮動電源低電平VS負過沖的電路，其特征在于，電流檢測與控制電路及改進后的高側通道中的驅動電路中，所有的NMOS管均為N型溝道金屬氧化物半導體場效應管，所有的PMOS管均為P型溝道金屬氧化物半導體場效應管。
全文摘要
本發明公開了一種浮柵驅動芯片中抑制高側浮動電源低電平負過沖的電路，浮柵驅動芯片中設有高側通道、低側通道，高、低側通道中均分別設有邏輯電路和驅動電路，其特征在于，將常規的高側通道中的驅動電路加以改進，并且在改進后的高側通道中的驅動電路與高側浮動電源低電平VS之間增設電流檢測與控制電路，改進后的高側通道中的驅動電路的一個輸入端連接邏輯電路的輸出端，電流檢測與控制電路的輸出端與改進后的高側通道中的驅動電路的另一輸入端連接，改進后的高側通道中的驅動電路的輸出端連接浮柵驅動芯片的高側輸出引腳。
文檔編號H03K19/094GK103236834SQ20131008025
公開日2013年8月7日 申請日期2013年3月13日 優先權日2013年3月13日
發明者祝靖, 孫國棟, 張允武, 孫偉鋒, 陸生禮, 時龍興 申請人:東南大學