差分環形振蕩電路、裝置以及振蕩控制方法
【專利摘要】本發明涉及差分環形振蕩電路、裝置以及振蕩控制方法。一種差分環形振蕩電路，包括：差分環形振蕩單元，輸入有2相信號并且延遲和輸出2相輸入信號的延遲電路以偶數級連接成環形、第一和第二共模電平檢測單元，分別檢測在所述差分環形振蕩單元的偶數級的一個延遲電路的所述2相輸入信號處于相同的預定電平和在所述差分環形振蕩單元的奇數級的一個延遲電路的2相輸入信號處于相同的預定電平，以及第一和第二開關，當所述第一和第二共模電平檢測單元分別檢測到相同的預定電平時，將延遲所述2相輸入信號的所述延遲電路的2相輸出信號中的一個設定為特定的電位。
【專利說明】差分環形振蕩電路、裝置以及振蕩控制方法
【技術領域】
[0001]本公開涉及差分環形振蕩電路、包括差分環形振蕩電路的裝置以及控制差分環形振蕩電路的振蕩控制方法。
【背景技術】
[0002]包括偶數級延遲電路的差分環形振蕩電路已作為時鐘發生電路被用在各種裝置中。例如，包含偶數級延遲電路的差分環形振蕩電路已被用作這樣一種時鐘發生電路，所述時鐘發生電路將時鐘供給至包含在有線通信裝置中并且并聯的多個觸發器。在包含在有線通信設備且并聯的觸發器中，從參考相位移位1/2周期或者1/4周期的多相位時鐘是必須的。在包含在無線通信裝置中的正交調制器或者正交解調器中，從參考相位移位1/4周期的多相位時鐘也是必須的。當移位1/2周期或者1/4周期的所相位時鐘是必須的時，使用包含偶數級延遲電路的差分環形振蕩電路。
[0003]同時，這樣的振蕩電路由于振蕩狀態故障可能進入一種被稱為死鎖的狀態，因此在某些情況下不會生成時鐘。
[0004]日本未經審查專利申請公開N0.2009-200662公開了一種當反饋信號的頻率超過閥值時用來操作死鎖檢測電路并利用振蕩電路在鎖相環路(PLL)電路中恢復正常振蕩狀態的技術。

【發明內容】

[0005]在振蕩電路中，有必要避免上述死鎖的發生。然而，在實際中，由于振蕩狀態故障，死鎖可以很容易發生，因為嵌入了振蕩電路的集成電路被微型化并且電源電壓下降。
[0006]在相關技術中，如在日本未經審查專利申請公開N0.2009-200662中公開的，提供了死鎖檢測電路以在檢測到發生死鎖時采取防范措施。然而，通過避免發生死鎖而能夠被穩定地激活的振蕩電路是優選的。
[0007]期望提供能夠避免發生死鎖的差分環形振蕩電路、裝置以及振蕩控制方法。
[0008]根據本公開的實施方式，提供了一種包括差分環形振蕩單元的差分環形振蕩電路，在所述差分環形振蕩單元中，延遲和輸出2相輸入信號的延遲電路以偶數級連接成環形。所述差分環形振蕩電路進一步包括連接至差分環形振蕩單元的延遲電路的第一共模電平檢測單元和第二共模電平檢測單元；以及分別由共模電平檢測單元控制的第一開關和第二開關。
[0009]第一共模電平檢測單元檢測在差分環形振蕩單元的偶數級的一個延遲電路的2相輸入信號處于相同的預定電平。
[0010]第二共模電平檢測單元檢測在差分環形振蕩單元的奇數級的一個延遲電路的2相輸入信號處于相同的預定電平。
[0011]當第一共模電平檢測單元檢測到相同的預定電平時，第一開關將延遲2相輸入信號的延遲電路的2相輸出信號中的一個設定為特定的電位。[0012]當第二共模電平檢測單元檢測到相同的預定電平時，第二開關將延遲2相輸入信號的延遲電路的2相輸出信號中的一個設定為特定的電位。
[0013]根據本公開的另一實施方式，提供了一種裝置，包括:差分環形振蕩單元，所述差分環形振蕩單元中的延遲和輸出2相輸入信號的延遲電路以偶數級連接成環形；以及處理單元，將從差分環形振蕩裝置提取的信號作為時鐘供給所述處理單元。
[0014]所述裝置進一步包括連接至差分環形振蕩單元的延遲電路的第一共模電平檢測單元和第二共模電平檢測單元；以及分別由共模電平檢測單元控制的第一開關和第二開關。
[0015]第一共模電平檢測單元檢測在差分環形振蕩裝置的偶數級的一個延遲電路的2相輸入信號均處于相同的預定電平。
[0016]第二共模電平檢測單元檢測在差分環形振蕩裝置的奇數級的一個延遲電路的2相輸入信號均處于相同的預定電平。
[0017]當第一共模電平檢測單元檢測到相同的預定電平時，第一開關將延遲2相輸入信號的延遲電路的2相輸出信號中的一個設定為特定的電位。
[0018]當第二共模電平檢測單元檢測到相同的預定電平時，第二開關將延遲2相輸入信號的延遲電路的2相輸出信號中的一個設定為特定的電位。
[0019]依然根據本公開的另一實施方式，提供了一種振蕩控制方法，所述振蕩控制方法包括:從差分環形振蕩單元提取偶數級的一個延遲電路的2相輸入信號，在所述差分環形振蕩單元中，延遲和輸出2相信號的延遲電路以偶數級連接成環形；以及提取所述差分環形振蕩單元的奇數級的一個延遲電路的2相輸入信號。
[0020]當檢測到2相輸入信號處于相同的預定電平時，執行將延遲2相輸入信號的延遲電路的2相輸出信號中的一個設定為特定電位的處理。
[0021]當檢測到2相輸入信號處于相同的預定電平時，執行將延遲2相輸入信號的延遲電路的2相輸出信號中的一個設定為特定電位的處理。
[0022]根據本公開的實施方式，當以偶數級連接成環形的延遲電路的2相輸入信號處于相同的預定電平時，延遲電路的2相輸出信號中的一個被強制性地設定位特定的電位。共模狀態時的強制性地將輸出信號中的一個設定為特定電位的處理由偶數級的延遲電路與奇數級的延遲電路的每個來執行。因此，甚至當信號為處于高電平和低電平中的一個的共模時，差分環形振蕩單元任可以以正常振蕩狀態而被激活。
[0023]根據本公開的實施方式，通過偶數級的延遲電路與奇數級的延遲電路的每一個來執行對共模電平狀態的檢測。因此，甚至在任何共模電平中，差分環形振蕩單元仍以正常振蕩狀態被激活。因此，根據本公開的實施方式，能夠有效地避免死鎖狀態。
【專利附圖】

【附圖說明】
[0024]圖1是示出了根據本公開的實施方式的配置的實例的電路圖；
[0025]圖2是示出了加法器被用在圖1中的共模電平檢測單元中的實例的電路圖；
[0026]圖3的A至F是示出了根據本公開的實施方式的激活操作的實例(第一實例)的時序圖；
[0027]圖4的A至F是示出了根據本公開的實施方式的激活操作的實例(第二實例)的時序圖；
[0028]圖5是示出了根據變形實例(實例I)的激活電路的電路圖；
[0029]圖6是示出了根據變形實例(實例2)的激活電路的電路圖；
[0030]圖7是示出了根據變形實例(實例3)的激活電路的電路圖；以及
[0031]圖8是示出了包含在圖7的實例中的振蕩電路的延遲電路的實例的電路圖。
【具體實施方式】
[0032]在下文中，將參照附圖來詳細描述本公開的優選實施方式。應注意，在本說明書和附圖中，具有基本上相同的功能與結構的結構性元件以相同的參考標號表示，并且省略了對這些結構性元件的重復解釋。
[0033]將參照附圖描述根據本公開的實施方式的差分環形振蕩電路、裝置以及振蕩控制方法的實例。將按照以下順序進行描述。
[0034]1.示例性實施方式(圖1至圖4)
[0035]2.激活電路的變形實例I (圖5)
[0036]3.激活電路的變形實例2 (圖6)
[0037]4.激活電路的變形實例3 (圖7與圖8)
[0038]5.其他的變形實例
[0039][1.實施方式]
[0040]圖1是示出了根據本公開的實施方式的包括差分環形振蕩電路10的裝置的配置的實例的示圖。
[0041]差分環形振蕩電路10是四個延遲電路11、12、13和14以環形連接從而使得能夠獲得具有預定頻率的振蕩信號。延遲電路11至14每個延遲和輸出具有相互不同電平的2相輸出信號。此處，延遲電路11至14中的信號的延遲的量設置為相同。差分環形振蕩電路10的振蕩頻率基于各個延遲電路11至14的延遲的量以及延遲電路11至14所連接的級數來確定。
[0042]延遲電路11至14中的每一個輸出具有相互不同電平的2相信號的情況為正確操作狀態的情況。當振蕩電路不正常時，在某些情況下，2相信號的電平相同。
[0043]將描述圖1中示出的延遲電路11至14的連接。
[0044]從延遲電路11的一個輸出端YP輸出的信號CPO被供給至后一級的延遲電路12的一個輸入端CP。從延遲電路11的另一輸出端YN輸出的信號CNO被供給至后一級的延遲電路12的另一輸入端CN。
[0045]然后，從延遲電路12的一個輸出端YP輸出的信號CPI被供給至后一級的延遲電路13的一個輸入端CP。從延遲電路12的另一輸出端YN輸出的信號CNl被供給至后一級的延遲電路13的另一輸入端CN。
[0046]然后，從延遲電路13的一個輸出端YP輸出的信號CP2被供給至后一級的延遲電路14的一個輸入端CP。從延遲電路13的另一輸出端YN輸出的信號CN2被供給至后一級的延遲電路14的另一輸入端CN。
[0047]然后，從最后一級的延遲電路14的一個輸出端YP輸出的信號CP3被供給至第一級的延遲電路11的輸入端CN。從延遲電路14的另一輸出端YN輸出的信號CN3被供給至第一級的延遲電路11的輸入端CP。
[0048]因此，從第一級的延遲電路11到第四級的延遲電路14，輸出信號CPO、CPl與CP2被供給至相同相位的輸入端CP而沒有改變，并且輸出信號CN0、CN1與CN2被供給至共模輸入端CP而沒有改變。從最后一級的延遲電路14的兩個輸出端YP和YN輸出的信號CP3與CN3以反向狀態被供給第一級的延遲電路11的輸入端CP與CN。
[0049]因此，通過以這種方式連接四級的延遲電路11至14，延遲電路11至14輸出每個相位被相移1/8的振蕩信號。即，當將第一級的延遲電路11的輸出信號CPO與CNO的相位設定至參考相位時，第二級的延遲電路12的輸出信號CPl與CNl變成相移1/8周期相位的信號。第三級的延遲電路13的輸出信號CP2與CN2變成從參考相位相移1/4周期相位的信號。第四級的延遲電路14的輸出信號CP3與CN3變成參考相位相移3/8周期相位的信號。
[0050]將差分環形振蕩電路10中具有各個相位的振蕩信號供給至電子設備(裝置)中的各個電路。圖1示出了差分環形振蕩電路被應用于接收高速串行信號的接收設備30的實例。所述接收設備包括將從傳輸線路供給至輸入端31至32的信號進行放大的差分放大電路33。接收設備進一步包括多個觸發器34至37以及串行/并行轉換電路38，所述多個觸發器34至37對由差分放大電路33以多相時鐘輸出的串行信號進行采樣，所述串行/并性轉換電路38并行轉換由觸發器34至37所采樣的信號。從輸出端39能夠獲得由串行/并行轉換電路38并行轉換的信號。
[0051]差分環形振蕩電路10向多個觸發器34至37提供了第一級延遲電路11的輸出信號CPO與CNO以及第三級延遲電路13的輸出信號CP2與CN2。因此，通過以這種方式供給信號CPO與CNO以及信號CP2與CN2，多個觸發器34至37被提供有各個相位被相移1/4周期的振蕩信號。多個觸發器34至37使用振蕩信號作為時鐘的執行接收處理。
[0052]當信號需要從參考相位相移1/8周期或者3/8周期時，將第二級的延遲電路12的輸出信號CPl和CNl或者第四級的延遲電路14的輸出信號CP3和CN3供給至多個觸發器34 至 37。
[0053]圖1中示出的差分環形振蕩電路10包括激活電路20。激活電路20激活差分環形振蕩電路10。圖1中示出的激活電路20包括被提供有第一級的延遲電路11的兩個輸出信號CPO與CNO的共模電平檢測單元21和被提供有第二級的延遲電路12的兩個輸出信號CPl與CNl的共模電平檢測單元22。每個共模電平檢測單元21和22檢測供給的兩個信號(CP0和CNO或者CPl和CNl)是否處于相同電平。當檢測到供給至共模電平檢測單元21和22的信號具有處于相同相位的預定電平時，由共模電平檢測單元21與22的輸出信號CMO與CMl導通開關SWl與開關SW2。
[0054]例如，當供給的兩個信號CPO與CNO具有相同的特定電平(高電平或者低電平)時，共模電平檢測單元21通過輸出信號CMO導通開關SWl。此外，當供給的兩個信號CPl與CNl具有相同的特定電平(高電平或者低電平)時，共模電平檢測單元22通過輸出信號CMl導通開關SW2。
[0055]開關SWl是將第二級延遲電路12的一個輸出信號CPl連接至地電位單元的開關。相應地，當開關SWl處于導通狀態時，輸出信號CPl強制變成地電位。
[0056]開關SW2是將第三級延遲電路13的一個輸出信號CP2連接至地電位單元的開關，因此，當開關SW2處于導通狀態時，輸出信號CP2強制地變成地電位。
[0057]圖2是示出了包含在圖1示出的激活電路20中的共模電平檢測單元21和22的配置的具體的實例的示圖。
[0058]圖2示出了加法器21a和22a被用作共模電平檢測單元21和22的實例。即，將差分環形振蕩電路10的第一級的延遲電路11的兩個輸出信號CPO和CNO供給至加法器21a。此外，將第二級的延遲電路12的兩個輸出信號CPl和CNl供給至加法器22a。
[0059]當供給的兩個信號CPO和CNO或者CPl和CNl均處于低電平“L”時，加法器21a或者22a輸出低電平“L”。當信號CPO和CNO或者CPl和CNl中的一個或者兩個處于高電平“H”時，加法器21a或者22a輸出高電平“H”。
[0060]當從加法器21a和22a提供具有低電平“L”的信號時，開關SWl和開關SW2導通。當提供具有高電平“H”的信號時，開關SWl和開關SW2斷開。
[0061]當圖2中示出的加法器21a和22a用作共模電平檢測單元21與22時，圖3的A至F以及圖4的A至F是示出了在激活差分環形振蕩電路10時的實例的時序圖。圖3的A至F與圖4的A至F示出了信號電平被反向的實例。
[0062]在圖3的A至F的實例中，在給定的時刻Tll處，第一級中延遲電路11的兩個輸出信號CPO與CNO (圖3的A)兩者均以低電平“L”共模。在這種情況下，第二級的延遲電路12的兩個輸出信號CPl和CNl (圖3的B)均變成高電平“H”。第三級的延遲電路13的兩個輸出信號CP2和CN2 (圖3的C)均變成低電平“L”。第四級的延遲電路14的兩個輸出信號CP3和CN3(圖3D)均變成高電平“H”。
[0063]在時刻Tll的狀態下，因為兩個信號是共模的，差分環形振蕩電路10中的延遲電路11至14的輸出信號的電平不改變并且不輸出振蕩信號。
[0064]這里，在時刻Tll處，因為信號CPO和CNO兩者均處于低電平“L”，激活電路20中的加法器21a輸出低電平“L”信號(圖3的E)并且開關SWl因此導通。在時刻Tll處，因為信號CPl和CNl兩者均處于高電平“H”，所以激活電路20中的加法器22a轉變從而輸出高電平“H”(圖3的F)并且開關SW2因此切換到斷開狀態。
[0065]如圖3的B所示，根據開關SWl與開關SW2的狀態，第二級的延遲電路12的一個輸出信號CPI從高電平“H”改變至低電平“L”。相應地，在時刻Tll之后的某個時刻T12處，從第二級的延遲電路12供給至處于第三級的延遲電路13的兩個信號CPl和CNl從共模電
平信號變為差分信號。
[0066]因此，當輸出差分信號時，如圖3的C和D所示，第三級的延遲電路13和第四級的延遲電路14順序地輸出差分信號。如圖3的A所示，被提供有第四級的延遲電路14的輸出信號CP3和CN3的第一級延遲電路11輸出差分信號。
[0067]如圖3的E所示，在第一級延遲電路11輸出差分信號的時刻T13處，加法器21a的輸出信號CMO從低電平“L”改變至高電平“H”，并且開關SWl因此切換至斷開狀態。
[0068]通過執行圖3的A至F示出的激活處理,相應級的延遲電路11至14僅通過給定的時刻延遲差分信號并且輸出延遲的差分信號，并且因此差分環形振蕩電路10穩定地執行振蕩操作。
[0069]圖4的A至F示出了圖3的A至F中相應級的延遲電路11至14的輸出信號的被反向的共模電平狀態。[0070]S卩，在給定的時刻T21處，第一級延遲電路11的兩個輸出信號CPO和CNO(圖4的A)兩者以高電平“H”共模。在這種情況下，第二級的延遲電路12的兩個輸出信號CPl和CNl (圖4的B)變成低電平“L”。第三級的延遲電路13的兩個輸出信號CP2和CN2 (圖4的C)變成高電平“H”。第四級的延遲電路14的兩個輸出信號CP3和CN3 (圖4的D)變成低電平“L”。
[0071]在時刻T21的狀態下，因為兩個信號均處于共模電平，所以差分環形振蕩電路10中的延遲電路11至14的輸出信號的電平不改變并且不輸出振蕩信號。
[0072]在時刻T21處，因為信號CPO和CNO兩者均處于高電平“H”，所以激活電路20中的加法器21a改變以輸出高電平“H”信號(圖4的E)并且開關SWl因此切換至斷開狀態。在時刻T21處，因為信號CPl和CNl均處于低電平“L”，所以激活電路20中的加法器22a輸出低電平“L”信號(圖4的F)并且開關SW2因此保持在導通狀態。
[0073]如圖4的C所示，根據開關SWl和開關SW2的狀態，第三級的延遲電路13的一個輸出信號CP2從高電平“H”轉變至低電平“L”。相應地，在時刻T21之后的某個時刻T22處，從第三級延遲電路13供給至處于第四級延遲電路14的兩個信號CP2和CN2從共模電平信號改變為差分信號。
[0074]因此，如圖4的D所示，當輸出差分信號時，第四級延遲電路14輸出差分信號。此夕卜，如圖4的A與B所示，當供給差分信號時，第一級延遲電路11與第二級延遲電路12順序地輸出差分信號。
[0075]如圖4的F所示，在第二級延遲電路12輸出差分信號的時刻T23處，加法器22a的輸出信號CMO從低電平“L”改變至高電平“H”，并且開關SW2因此切換至斷開狀態。
[0076]通過執行圖4的A至F示出的激活過程，相應級的延遲電路11至14僅在給定的時刻延遲差分信號并且輸出延遲的差分信號，并且因此差分環形振蕩電路10穩定地執行振蕩操作。
[0077]因此，在根據本公開的實施方式的差分環形振蕩電路10中，激活電路20能夠通過執行檢測相應級的延遲電路的兩個輸出信號處于共模電平并且使用開關強制性地將輸出信號設定位差分信號處理來以穩定振蕩狀態執行激活。具體地，根據本公開的實施方式的激活電路20包括檢測奇數級的延遲電路11的輸出的共模電平檢測單元21以及檢測偶數級的延遲電路12的輸出的共模電平檢測單元22。因此，甚至當信號變成一相上的共模電平時，也可以獲得能夠采取相應措施的優勢。即，當差分環形振蕩電路10不處于振蕩狀態時，假設圖3的A至F示出的狀態以及其中每個輸出信號為圖3實例的反向的狀態。然而，在任何一種情況下，激活電路20能夠以穩定振蕩狀態激活差分環形振蕩電路10。
[0078]因此，在根據本公開的實施方式的差分環形振蕩電路10中，甚至當延遲電路11至14的輸出暫時處于共模電平狀態時也能夠有效地避免可能不會執行振蕩的死鎖狀態，并且因此保持振蕩狀態。因此，例如，甚至當由于驅動振蕩電路的電源電壓的干擾噪聲而干擾振蕩狀態時，差分環形振蕩電路10也能夠連續穩定地生成時鐘。
[0079][2.激活電路的變形實例I]
[0080]接下來將參照圖5描述根據本公開的實施方式的包含在差分環形振蕩電路10中的激活電路20的變形實例I。
[0081]在圖5示出的激活電路20中，共模電平檢測單元21和22與開關SWl和開關SW2被配置成開關元件(晶體管)和電流源。
[0082]當參照圖5描述電路時，差分環形振蕩電路10的第一級的延遲電路11的兩個輸出信號CPO和CNO分別供給至不同的晶體管Ml和M2的柵極。各晶體管Ml和晶體管M2的漏極和源極之間的間隙并聯地連接在地電位部分與能夠獲得電源電壓Vcc的信號線路之間。在這種情況下，在晶體管Ml與晶體管M2中，電流源Ipl被連接至施加電源電壓Vcc的一側，并且電流源Inl連接至地電位側。
[0083]電流源Ipl與晶體管Ml和M2的連接點連接至晶體管M3的柵極。晶體管M3的漏極和源極之間的間隙連接在地電位部分與能夠從其中獲得處于第二級延遲電路12的一個輸出信號CPl的信號線路之間。晶體管M3對應于圖1示出的開關SWl。
[0084]差分環形振蕩電路10的第二級延遲電路12的兩個輸出信號CPl和CNl分別供給至不同的晶體管M4和M5的柵極。晶體管M4和M5的漏極和源極之間的間隙并聯地連接在地電位部分與從其中能夠獲得電源電壓Vcc的信號線路之間。在這種情況下，在晶體管M4與M5中，電流源Ip2連接至施加電源電壓Vcc的一側，并且電流源Inl連接至地電位側。
[0085]電流源Ip2與晶體管M4和M5的連接點連接至晶體管M6的柵極。晶體管M6的漏極和源極之間的間隙連接在地電位部分與從其中能夠獲得第三級的延遲電路13的一個輸出信號CP2的信號線路之間。晶體管M6對應于圖1示出的開關SW2。
[0086]通過將圖5中所示的電路設置為激活電路20，能夠令人滿意地執行激活操作。
[0087]當描述圖5示出的激活電路20的操作時，例如，在激活差分環形振蕩電路10之后，假設奇數級的延遲電路11和13的輸出信號CP0、CN0、CP2、以及CN2立即均處于低電平“L”。此外，假設偶數級的延遲電路12和14的輸出信號CP1、CN1、CP3以及CN3高電平“H”信號。
[0088]此處，假設Ip是電流源Ipl和Ip2的電流值，并且In是電流源Inl的電流值的情況下，假設滿足關系“電流值Ip〈〈電流值In/2”。即，假設電流值In的1/2電流值充分大于電流值Ip。這時，因為第一級延遲電路11的輸出信號CPO和CNO處于低電平“L”，從對應于開關SWl的晶體管M3的柵極獲得信號CM0’變成高電平“H”。
[0089]此外，因為第二級延遲電路12的輸出信號CPl和CNl均處于高電平“H”，從對應于開關SW2的晶體管M6的柵極獲得的信號CM1’變成低電平“L”。
[0090]因此，晶體管M3導通而晶體管M6截止。當晶體管M3導通時，第二級的延遲電路12的輸出信號CPl和CNl從共模電平信號改變至差分信號。因此，差分信號順序地從延遲電路12傳輸給后面級的延遲電路13和14，并且差分信號還傳輸給第一級延遲電路11。
[0091]此處，當第一級延遲電路11的輸出信號CPO和CNO改變為差分信號時，從晶體管M3的柵極獲得的信號CM0’變成低電平“L”并且晶體管M3因此截止。當晶體管M3截止時，差分環形振蕩電路10在振蕩狀態下穩定。當差分環形振蕩電路10處于振蕩狀態時，對應于開關SWl和開關SW2的晶體管M3和M6均處于截止狀態并且對振蕩操作沒有任何影響。
[0092]當奇數級延遲電路11和13的輸出信號的電平是偶數級的延遲電路12和14的輸出信號的電平的反向時，對應于開關SW2的晶體管M6導通，并且因此激活電路20能夠同樣激活差分環形振蕩電路10。
[0093]相應地，使用圖5所示的晶體管Ml至M6等的激活電路20能夠可靠地從其中處于差分環形振蕩電路10的相應級延遲電路11至14的輸出信號的狀態變成共模電平的狀態來激活差分環形振蕩電路10。
[0094][3.激活電路的變形實例2]
[0095]接下來將參照圖6描述根據本公開的實施方式的包含在差分環形振蕩電路10中的激活電路20的變形實例2。圖6是示出了 NOR門電路21b和22b用作激活電路20的共模電平檢測單元21和22的實例的示圖。
[0096]S卩，差分環形振蕩電路10的第一級延遲電路11的兩個輸出信號CPO和CNO供給至NOR門電路21b。此外，第二級延遲電路12的兩個輸出信號CPl和CNl供給至NOR門電路 22b。
[0097]當供給的兩個信號CPO和CNO與供給的兩個信號CPl和CNl均處于低電平“L”時，NOR門電路21b和22b均輸出高電平“H”。
[0098]然后，由NOR門電路21b輸出的信號CMO ’控制開關SWl，并且由NOR門電路22b輸出的信號CM1’控制開關SW2。具體地，當各個NOR門電路21b與22b均輸出高電平“H”時，各個開關SWl和SW2則導通。當各個NOR門電路21b和22b均輸出低電平“L”時，各個開關SWl和SW2均斷開。
[0099]當描述圖6所示的激活電路20的操作時，例如，在激活差分環形振蕩電路10之后，假設奇數級的延遲電路11和13的輸出信號CP0、CN0、CP2以及CN2均立即處于低電平“L”。此外，假設偶數級的延遲電路12和14的輸出信號CP1、CN1、CP3以及CN3均處于高電平 “H”。
[0100]此時，因為第一級延遲電路11的輸出信號CPO和CNO均處于低電平“L”，所以被配置成控制開關SWl的信號CM0’變成高電平“H”。
[0101]此外，因為第二級延遲電路12的輸出信號CPl和CNl均處于高電平“H”，所以被配置成控制開關SW2的信號CM1’變成低電平“L”。
[0102]因此，開關SWl導通而開關SW2斷開。當開關SWl導通時，第二級延遲電路12的輸出信號CPl和CNl從共模電平信號改變至差分信號。因此，差分信號順序地從延遲電路12傳輸給后級的延遲電路13和14，并且差分信號還傳輸給第一級延遲電路11。
[0103]這里，當第一級延遲電路11的輸出信號CPO和CNO改變至差分信號時，開關SWl因此切換至斷開狀態。當開關SWl斷開時，使得差分環形振蕩電路10穩定在振蕩狀態。當差分環形振蕩電路10處于振蕩狀態時，開環SWl和開關SW2均處于斷開狀態并且對振蕩操作沒有任何影響。
[0104]當奇數級的延遲電路11和13的輸出信號的電平是偶數級的延遲電路12和14的輸出信號的電平反向時，開關SW2導通，并且因此激活電路20同樣能夠激活差分環形振蕩電路10。
[0105]相應地，使用圖6所示的NOR門電路21b和22b的激活電路20能夠可靠地從其中處于差分環形振蕩電路10的相應級延遲電路11至14的輸出信號的狀態變成共模電平的狀態激活差分環形振蕩電路10。
[0106][4.激活電路的變形實例3]
[0107]接下來將參照圖7和圖8描述根據本公開的實施方式的包含在差分環形振蕩電路10中的激活電路20的變形實例3。
[0108]在圖7示出的差分環形振蕩電路10中，每個延遲電路11'至14'被配置成包括電流源的電流型邏輯電路，并且由各個延遲電路11'至14'輸出的低電平“L”信號被設定 為高于地電位的特定電位。
[0109]在這種情況下，例如，圖7示出的各個延遲電路11'至14'假設為圖8示出的電路。
[0110]S卩，如圖8所示，每個延遲電路11'至14'包括晶體管M21和M22。從兩個輸入端 CP和CN獲得的信號分別供給至晶體管M21和M22的柵極。
[0111]然后，從其中獲得電源電壓Vcc的信號線路經由電阻器R1與晶體管M21的漏極和 源極之間的間隙連接至電流源la。此外，從其中獲得電源電壓Vcc的信號經由電阻器R2與 晶體管M22的漏極和源極之間的間隙連接至電流源la。
[0112]從電阻器R1和晶體管M21之間的連接點獲得的信號被供給至輸出端YN，并且從電 阻器R2和晶體管M22之間的連接點獲得的信號被供給至輸出端YP。
[0113]從處于晶體管M21和晶體管M22以及電流源la之間的連接點獲得的信號被供給 至輸出端VS。
[0114]當從輸出端YP和YN獲得的信號處于低電平“L”時，被配置成圖8中所示的電路 的各個延遲電路11'至14'變成對應于在電流源la中設定的電流值的特定電位。
[0115]返回參照圖7中的描述，連接至圖7中示出的差分環形振蕩電路10'的激活電路 20'是包括圖5示出的晶體管Ml至M6以及電流源Ipl、Ip2以及Ini的激活電路20所應 用的電路。
[0116]此處，在圖5示出的激活電路20的情況下，當對應于開關SW1的晶體管M3處于導 通狀態時，從中獲得信號CP1的信號線路被配置成連接至地電位部分。另一方面，在圖7示 出的激活電路20'的情況下，當對應于開關SW1的晶體管M3處于導通狀態時，從中獲得信 號CP1的信號線路被配置成連接至延遲電路12'的輸出端VS。
[0117]同樣，當對應于開關SW2的晶體管M6處于導通狀態時，從中獲得信號CP2的信號 線路被配置成連接至延遲電路13'的輸出端VS。
[0118]激活電路20'的其余配置被配置成與圖5所示的激活電路20的配置相同。
[0119]在圖7示出的激活電路20'的情況下，當激活電路20'中的晶體管M3或者M6導 通時，信號CP1或者CP2變成與由各個延遲電路11'至14'輸出的信號的低電平“L”相同 的電位。相應地，當激活電路20'執行激活操作時，適當地設定信號電平。因此，能夠執行 如圖5所示的激活電路20的相同的激活操作。
[0120][5?其他變形實例]
[0121]各個附圖中示出的差分環形振蕩電路10 (或者10')被配置成包括四個級的延遲 電路11至14(或者11'至14')，并且提取相移1/8周期的每個相位的振蕩信號。另一方 面，根據本公開的實施方式，偶數級而非四個級的延遲電路連接的差分環形振蕩電路包括 激活電路20 (或者20')。
[0122]S卩，包括偶數級的延遲電路的差分環形振蕩電路檢測由奇數級的一個延遲電路輸 出的兩個信號處于共模電平，并且檢測由偶數級的一個延遲電路輸出的兩個信號處于共模 電平。檢測到由偶數級一個延遲電路輸出的兩個信號處于共模電平。然后，基于對每個共 模電平狀態的檢測，通過改變由一個延遲電路輸出的兩個信號中的一個的電平，使用差分 信號執行激活。[0123]通過執行該操作，包括延遲電路的差分環形振蕩電路在各個級穩定地執行振蕩。
[0124]圖1中示出的差分環形振蕩電路10被配置成包含在接收高速串行信號的裝置中的時鐘發生電路。另一方面，根據本公開的實施方式的激活電路20或20'可以應用于包含在設備中的振蕩電路，所述設備包括其他各種信號處理單元。
[0125]此外，本公開還可以配置如下。
[0126](I) 一種差分環形振蕩電路，包括:
[0127]差分環形振蕩單元，在所述差分環形振蕩單元中，輸入有2相信號輸入并且延遲和輸出2相輸入信號的延遲電路以偶數級連接成環形；
[0128]第一共模電平檢測單元，檢測到在差分環形振蕩單元的偶數級的一個延遲電路的所述2相輸入信號處于相同的預定電平；
[0129]第一開關，當第一共模電平檢測單元檢測到相同的預定電平時，所述第一開關將延遲所述2相輸入信號的所述延遲電路的2相輸出信號中的一個設定為特定電位；
[0130]第二共模電平檢測單元，檢測到在差分環形振蕩裝置的奇數級的一個延遲電路的2相輸入信號處于相同預定電平；以及
[0131]第二開關，當所述第二共模電平檢測單元檢測到相同的預定電平時，所述第二開關將延遲2相輸入信號的延遲電路的2相輸出信號中的一個設定位特定的電位；
[0132](2)根據(I)所述的差分環形振蕩電路，其中，由所述第一開關和所述第二開關設定的特定的電位是地電位。
[0133]( 3)根據(I )或(2)所述的差分環形振蕩電路，其中，所述第一共模電平檢測單元和所述第二共模電平檢測單元被配置為將2相輸入信號相加的加法器。
[0134]( 4 )根據(I)或者(2 )的差分環形振蕩電路，
[0135]其中，所述第一共模電平檢測單元和所述第二共模電平檢測單元包括根據相應相位的輸入信號的電平而導通或截止的第一晶體管和第二晶體管；以及
[0136]其中，所述第一開關和所述第二開關包括在所述第一晶體管和所述第二晶體管兩者的狀態相同時導通的第三晶體管。
[0137]( 5)根據(I )或(2)所述的差分環形振蕩電路，其中，所述第一共模電平檢測單元和所述第二共模電平檢測單元被配置成NOR門。
[0138](6)根據(I)至(5)中任何一項所述的差分環形振蕩電路，
[0139]其中，包含在差分環形振蕩單元中的延遲電路被配置成包括電流源的電流型邏輯電路；以及
[0140]其中，由所述第一開關和所述第二開關設定的特定電位是電流源的電位。
[0141](7) —種裝置，包括:
[0142]差分環形振蕩單元，在所述差分環形振蕩單元中，輸入有2相信號并且延遲和輸出2相輸入信號的延遲電路以偶數級連接成環形；
[0143]第一共模電平檢測單元，檢測到在差分環形振蕩裝置的偶數級的一個延遲電路的2相輸入信號處于相同的預定電平；
[0144]第一開關，當第一共模電平檢測單元檢測到相同的預定電平時，所述第一開關將延遲2相輸入信號的延遲電路的2相輸出信號中的一個設定為特定的電位；
[0145]第二共模電平檢測單元，檢測在差分環形振蕩單元的奇數級的一個延遲電路的2相輸入信號處于相同的預定電平；
[0146]第二開關，當第二共模電平檢測單元檢測到相同的預定電平時，所述第二開關將延遲2相輸入信號的延遲電路的2相輸出信號中的一個設定為特定的電位；
[0147]處理單元，將從差分環形振蕩單元提取的信號作為時鐘提供至所述處理單元。
[0148](8) 一種振蕩控制方法，包括:
[0149]從差分環形振蕩單元提取偶數級的一個延遲電路的2相輸入信號，并在檢測到所述2相輸入信號處于相同的預定電平時，將延遲所述2相輸入信號的所述延遲電路的2相輸出信號中的一個設定為特定的電位，在所述差分環形振蕩單元中，延遲和輸出2相信號的延遲電路以偶數級連接成環形；以及
[0150]提取所述差分環形振蕩單元的奇數級的一個延遲電路的2相輸入信號，并在檢測到所述2相輸入信號處于相同的預定電平時，將延遲所述2相輸入信號的所述延遲電路的2相輸出信號中的一個設定為所述特定的電位。
[0151]本領域中的技術人員應當理解的是，根據設計需要和其他因素，可以進行各種變形、組合、子組合和修改，只要它們在所附權利要求或其等同替換的范圍內。
[0152]本公開包含的主題涉及于2012年8月27日向日本專利局提交的日本在先專利申請第JP2012-186725號中公開的內容，其全部內容結合于此作為參考。
【權利要求】
1.一種差分環形振蕩電路包括: 差分環形振蕩單元，在所述差分環形振蕩單元中，輸入有2相信號并且延遲和輸出2相輸入信號的延遲電路以偶數級連接成環形； 第一共模電平檢測單元，檢測在所述差分環形振蕩單元的偶數級的一個延遲電路的所述2相輸入信號處于相同的預定電平； 第一開關，當所述第一共模電平檢測單元檢測到所述相同的預定電平時，所述第一開關將延遲所述2相輸入信號的所述延遲電路的2相輸出信號中的一個設定為特定的電位；第二共模電平檢測單元，檢測在所述差分環形振蕩單元的奇數級的一個延遲電路的所述2相輸入信號處于所述相同的預定電平；以及 第二開關，當所述第二共模電平檢測單元檢測到所述相同的預定電平時，所述第二開關將延遲所述2相輸入信號的所述延遲電路的所述2相輸出信號中的一個設定為所述特定的電位。
2.根據權利要求1所述的差分環形振蕩電路，其中，由所述第一開關和所述第二開關設定的所述特定的電位是地電位。
3.根據權利要求1所述的差分環形振蕩電路，其中，所述第一共模電平檢測單元和所述第二共模電平檢測單元被配置為將所述2相輸入信號相加的加法器。
4.根據權利要求1所述的差分環形振蕩電路， 其中，所述第一共模電平檢測單元和所述第二共模電平檢測單元包括根據相應相位的輸入信號的電平而導通或者截止的第一晶體管和第二晶體管；以及 其中，所述第一開關和所述第二開關包括在所述第一晶體管和所述第二晶體管兩者的狀態相同時導通的第三晶體管。
5.根據權利要求1所述的差分環形振蕩電路，其中，所述第一共模電平檢測單元和所述第二共模電平檢測單元被配置為NOR門。
6.根據權利要求1所述的差分環形振蕩電路， 其中，包含在所述差分環形振蕩單元中的所述延遲電路被配置成包括電流源的電流型邏輯電路；以及 其中，由所述第一開關和所述第二開關設定的所述特定的電位是所述電流源的電位。
7.根據權利要求1所述的差分環形振蕩電路，其中所述差分環形振蕩電路被配置為包含在接收高速串行信號的裝置中的時鐘發生電路。
8.一種裝置，包括: 差分環形振蕩單元，在所述差分環形振蕩單元中，輸入有2相信號并且延遲和輸出2相輸入信號的延遲電路以偶數級連接成環形； 第一共模電平檢測單元，檢測在所述差分環形振蕩單元的偶數級的一個延遲電路的所述2相輸入信號處于相同的預定電平； 第一開關，當所述第一共模電平檢測單元檢測到所述相同的預定電平時，所述第一開關將延遲所述2相輸入信號的所述延遲電路的2相輸出信號中的一個設定為特定的電位；第二共模電平檢測單元，檢測在所述差分環形振蕩單元的奇數級的一個延遲電路的所述2相輸入信號處于所述相同的預定電平； 第二開關，當所述第二共模電平檢測單元檢測到所述相同的預定電平時，所述第二開關將延遲所述2相輸入信號的所述延遲電路的所述2相輸出信號中的一個設定為所述特定的電位；以及 處理單元，將從所述差分環形振蕩單元提取的信號作為時鐘供至所述處理單元。
9.一種振蕩控制方法包括: 從差分環形振蕩單元提取偶數級的一個延遲電路的2相輸入信號，并在檢測到所述2相輸入信號處于相同的預定電平時，將延遲所述2相輸入信號的所述延遲電路的2相輸出信號中的一個設定為特定的電位，在所述差分環形振蕩單元中，延遲和輸出2相信號的延遲電路以偶數級連接成環形；以及 提取所述差分環形振蕩單元的奇數級的一個延遲電路的2相輸入信號，并在檢測到所述2相輸入信號處于所述相同的預定電平時， 將延遲所述2相輸入信號的所述延遲電路的所述2相輸出信號中的一個設定為所述特定的電位。
【文檔編號】H03L7/099GK103634000SQ201310365051
【公開日】2014年3月12日 申請日期:2013年8月20日 優先權日:2012年8月27日
【發明者】丸子健一, 片倉雅幸 申請人:索尼公司