一種串聯門控發射極耦合邏輯電路的制作方法
【專利摘要】一種串聯門控發射極耦合邏輯電路，包括多級控制閉合電路，每個級別的控制閉合電路包括一對將各自的發射極端子連接在一起的晶體管；一個連接到控制閉合電路的輸出電路；該輸出電路包括一個第一負載電阻和串聯連接的PN結，和一個分壓器，分壓器的端子連接到PN結，PN結包含在第一輸出晶體管的終端；輸出電路還包括四個輸出端子，輸出電路還包括一個第二輸出晶體管，第二輸出端被連接到第二輸出晶體管的基極；輸出電路包括一個同相輸出電路和一個反相輸出電路。
【專利說明】一種串聯門控發射極耦合邏輯電路
【技術領域】:
[0001]本發明涉及到發射極耦合邏輯電路，特別是一種改進的串聯門控發射極耦合邏輯電路，該電路允許在正負電源電壓之間連接更多的控制閉合電路。
【背景技術】:
[0002]發射極耦合邏輯電路一般操作在兩個平行電流路徑之間的電流切換。在每一個并行的路徑中連接一個開關晶體管，并且這些開關晶體管的發射極連接在一起。圖1所示為一個基本的電流模式邏輯(CML)開關10。開關連接在正電源電壓V。。和負電源電壓Vee之間。電流源CS提供恒定的電流Is。在正常結構中，Vbb是一個參考電壓并被加到晶體管Q2的基極，而輸入電壓Vin則加到晶體管Ql的基極。Vbb被設置在輸入電壓Vin的高低狀態之間的中間點。因此，當Vin為高電平時，晶體管Ql導通，負載電阻Rl上的電壓降引起的輸出Vci降低。相反的，當Vin為低電平時，晶體管Q2導通，輸出電壓Va升高。
[0003]輸出電壓Vc2與Va相反。即當Vin為高電平時，輸出Vc2升高，當Vin為低電平時，輸出\2降低。
[0004]最小電壓在Vin的高低狀態之間變化，并且在完全切換晶體管Ql和Q2之間的電流時是必不可少的，該電流約為250毫伏，大約是Vbb的中間值。另外，晶體管Ql和Q2可以以較小的電壓擺幅(例如，150毫伏)實現差分驅動。通常情況下，輸入信號的擺幅比較大(單端輸入約600?750mV而差分輸入約300-350毫伏)，用于提供噪聲抑制能力，并在電流模式邏輯開關連接到一個給定的邏輯網絡時，允許輸出電壓水平發生變化。在圖1中，Vci的范圍從Vrc(通常接地)到晶體管Ql被關閉，約-0.35V(即IsXRl = 0.35V)，Is為Ql導通時的電流。
[0005]圖2所示為常規的緩沖發射極耦合邏輯(ECL)的電路20。為了避免晶體管的飽和，調節大的電壓波動，以及增加互連的驅動能力，添加了射極跟隨器Q3、Q4。射極跟隨器Q3和Q4的集電極連接到一個單獨的正電源電壓\ck,以確保開關過程中負載電流的任何變化都不會導致V。。減小，但限制Vra焊線和封裝引線的自感。封裝外部，Vcc和Vra引線通常連接到一個共同的\c分布。因此，射極跟隨器Q3和Q4的發射極的電壓大約比輸出電壓Vci和Vc2低一個二極管壓降(Φ)。由于Rl = R2, IsXRl = ISXR2，所以發射極電壓約等于
750mV。假設，φ* 750毫伏，輸出電壓V'C2將在高狀態-Φ和低狀態-2φ之間變化。
[0006]圖1和圖2所示為一個單一級別的控制閉合電路，由晶體管對Ql和Q2的導通狀態來控制。可以用一系列的控制閉合電路來實現與和與非邏輯功能。圖3所示為一個與/與非邏輯門30，它包括一個由晶體管Q5和Q6構成的額外的晶體管對。只有輸入A和B都為高電平時，負載電阻Rl沒有電流流過，而負載電阻R2有電流流過。如果僅輸入A為低電平，例如，電流流過晶體管Q2和Q5 ;如果僅輸入B為低電平，電流將流過晶體管Q6。因此，輸出Va和Vc2都等于ΑΒ。
[0007]如圖3所示，假設Vcc接地，輸入A將會在-Φ (高)和-2 Φ (低)之間變化，參考電壓Vbb將定在約-1.5 Φ。因此，在最差的情況下，晶體管Ql和Q2耦合的發射極大約為-2.5 Φ。輸入端B必須隨著Φ降低，從而使得變化在-2 Φ與-3 Φ之間，參考電壓V BB的被設定為約-2.5 Φ。
[0008]有必要降低附加的輸入水平，限制用于串聯門控ECL電路中控制閉合電路的數目。對于一個典型的-5.2V的負電源電壓VEE，在現有技術中已知的實際限制為三個層次。圖4所示為一個通用的三層ECL電路40的電路圖，晶體管Q7和Q8代表第三層。如圖所示，晶體管Q5和Q6耦合的發射極約在-3.5 Φ，并通過晶體管Q9和二極管Dl降低額外的輸入端C。因此，輸入C下降到2 Φ，從而使得晶體管Q7的基極電壓在-3.0 Φ (高)和-4.0 Φ (低)之間變化。第三參考電壓V" BB被設置在-3.5 Φ。
[0009]圖4所示的電流源CS包括晶體管QlO和一個電阻Rcs。電流Is是由內部產生的參考電壓Vcs，電阻Rcs的值，和晶體管QlO的基極-發射極電壓決定。Vcs的設計響應負電源電壓VEE，從而使得電流Is與電源電壓無關。通過調節電流Is這種方式簡化系統設計，因為輸出電壓和切換參數對于Vee的變化不敏感。輸出電壓電平主要取決于負載電阻Rl和R2下降的電壓，該電壓降由晶體管Ql和Q2的集電極電流產生。由于這些集電極電流是由Is和晶體管Ql和Q2的α決定，負載電阻Rl和R2兩端下降的電壓對Vee的變化相對不敏感。
[0010]使用這種電流源會在晶體管QlO的基極和負電源電壓Vee之間產生一個約1.5Φ的壓降。此為帶隙調節器的設計結果。由于晶體管QlO的集電極電壓約等于-4.5Φ，正和負電源通路之間總的電壓降約為6Φ。典型的在IOKH邏輯電源電壓為5.2V(Vee=-5.2V±5% )，這種設置限制了控制閉合電路的數目最多為三種，該控制閉合電路可連接到串聯門控設置中。

【發明內容】
:
[0011]由于串聯門控設置大大提高了邏輯能力和數量較少的設備的性能，這有助于增加允許的控制閉合電路的數目。根據本發明的原則，該功能可通過一個電路來實現。
[0012]本發明的技術解決方案:
[0013]本發明提出一種串聯門控發射極耦合邏輯電路，連接在第一電源端和第二電源端之間的發射極耦合邏輯電路包括:多級控制閉合電路，每個級別的控制閉合電路包括一對將各自的發射極端子連接在一起的晶體管；一個連接到控制閉合電路的輸出電路；該輸出電路包括一個第一負載電阻和串聯連接的PN結，和一個分壓器，分壓器的端子連接到PN結，PN結包含在第一輸出晶體管的終端；輸出電路還包括四個輸出端子，第一輸出端與第一輸出晶體管的基極相連，第二輸出端與分壓器的中間端子相連，第三輸出端與電壓分壓器的終端相連，而第四輸出端與第二輸出晶體管的發射極相連；第一輸出端被設計來產生高狀態(Vra)和低狀態(Va)之間的電壓變化，其中高狀態即較高的電源電壓，低狀態為低于高狀態二分之一個二極管壓降(Φ);第二輸出端的作用是產生一個輸出電壓，該電壓在高狀態和低狀態之間變化，其中高狀態低于較高的電源電壓半個二極管電壓降(Φ)，而低狀態比較高的電源電壓低一個二極管壓降(Φ)的四分之三；第三輸出端的目的是產生一個輸出電壓，該電壓在高狀態和低狀態之間變化，其中高狀態低于較高的電源電壓一個二極管電壓降(Φ)，而低狀態比較高的電源電壓低二分之三個二極管壓降(Φ);第四輸出端子的目的是產生一個輸出電壓，該電壓在高狀態和低狀態之間變化，其中高狀態低于較高的電源電壓二分之三個二極管電壓降(Φ)，而低狀態比較高的電源電壓低四分之七個二極管壓降(Φ);輸出電路還包括一個第二輸出晶體管，第二輸出端被連接到第二輸出晶體管的基極；輸出電路包括一個同相輸出電路和一個反相輸出電路。
[0014]進一步，在所述邏輯電路包括四個控制閉合電路，以及邏輯電路的第一和所述第二電源端被連接到第一電源電壓和第二電源電壓，兩個電源電壓相差約3.3V。
[0015]進一步，還包括七個控制閉合電路，第一和第二電源端被連接到第一電源電壓和第二電源電壓，兩個電源電壓相差5.2V。
[0016]進一步，在每個晶體管對中一個晶體管用于接收同相輸入，另一個晶體管用于接收反相輸入。
[0017]進一步，還包括一個電流源和第二負載電阻，電流源被用來提供電流，該電流用于提供負載電阻二分之一的二極管壓降(Φ);電流源包括一個供流電阻和一個串聯到導電通路中的多PN結，多PN結包括一個二極管和一個晶體管；電流源連接在多級控制閉合電路和第二電源端之間；第一和第二負載電阻被連接在控制閉合電路和第一電源端之間，導電通路則連接在第一電源端和供流電阻終端器之間。
[0018]進一步，第一輸出晶體管的集電極連接到第一電源電壓。
[0019]進一步，連接在第一電源端和第二電源端之間的發射極耦合邏輯電路包括:多級控制閉合電路，每個級別的控制閉合電路包括一對將各自的發射極端子連接在一起的晶體管，并且該對晶體管中一個用于接收同相輸入，一個用于接收反相輸入；一對連接在多級控制閉合電路和第一電源端之間的負載電阻；一個電流源，該電流源包含多個通過導電通路串聯連接的PN結；一個供流電阻，其一端與一個控制閉合電路相連，另一端與PN結相連，并且PN結的另一端與第一電源端相連，第一電源端連接到第一電源電壓，供流電阻的另一端通過一個阻尼電阻連接到第二電源端，而第二電源端連接到第二電源電壓。
[0020]進一步，多個PN結包括一個二極管、一個晶體管的基極-發射極結和一個第二二極管；第一和第二二極管由集電極和基極短接的晶體管組成。
[0021]進一步，連接在第一電壓源和第二電壓源之間的發射極耦合邏輯電路包括:多級控制閉合電路，每個級別的控制閉合電路包括一對將各自的發射極端子連接在一起的晶體管，并且該對晶體管中一個用于接收同相輸入，一個用于接收反相輸入；一對連接在多級控制閉合電路和第一電壓源之間的負載電阻；一個電流源，該電流源包括一個電流源電阻和一個阻尼電阻，阻尼電阻串聯在晶體管對中一個晶體管的發射極終端和電壓源之間，電流源還包括多個串聯到導電通路之間的PN結，并且導電通路延伸到第一電壓源和電流源電阻與阻尼電阻的公共節點之間。
[0022]根據本發明，發射極耦合邏輯(ECL)電路包括多個基本的發射極耦合的開關，每個開關代表一個控制閉合電路，并含有一對連接在各自平行電流路徑的晶體管。一個特殊的輸出電路提供相鄰間隔的輸出電壓。
[0023]在首選的實例中，一對差分輸入端，每個輸入端都加到一對晶體管上，一個同相輸入送到的每一對晶體管中的一個上，而反相輸入送到另一個晶體管上。
[0024]輸出電路提供的多個相鄰的輸出。一個PN結(較好的晶體管的基極-發射極結)與負載電阻串聯。一個電壓分壓器與這個串聯組合并聯。輸出可能被設置在負載電阻和PN結之間的串聯路徑中的一點、分壓器的中間點和分壓器的一個終端。可以通過添加更多的PN結和分壓器創建額外的輸出。可以通過連接類似的電路到第二負載電阻來產生反相輸出。
[0025]供應電流源(Is)包括多個PN結(二極管或晶體管的形式)，這些PN結串聯到導通路徑，該導通路徑與控制閉合電路并聯。串聯的PN結提供一個設定的控制閉合電路并聯兩端的電壓降，并確保了電源電流在很大程度上與正負電源電壓之間的電壓變化無關。這種設置可盡量減少所要求的電流源的電壓降，并最大限度地提高正負電源電壓之間層次的數量。(如本文所用，術語“正”和“負”電源電壓表示兩個相對的電源電壓之間的電壓差，其中一個電源電壓可能為正、負或以絕對值接地)。
[0026]在一個首選的實例中，一共有4個控制閉合電路，被應用到ECL電路中，該電路僅能夠承受3.3V的電壓差。本發明并不限于采用3.3V電源供電，而是可應用于任何電源電壓。
[0027]本發明的ECL電路更適合制成一個集成電路(IC)芯片。
[0028]對比專利文獻:CN1479449A具有數據重載功能的發射極耦合邏輯電路02142231.1
【專利附圖】

【附圖說明】:
[0029]圖1所不為Iv基本的CML開關電路圖。
[0030]圖2所示為一個緩沖的ECL電路圖。
[0031]圖3所示為一個實現與和與非功能的常規的邏輯電路圖。
[0032]圖4所示為一個包括三個控制閉合電路的常規的邏輯電路。
[0033]圖5所示為本發明的ECL邏輯電路。
【具體實施方式】:
[0034]圖5所示為本發明的ECL電路50，該電路包括四個獨立的控制閉合電路，正負電源通路之間相差3.3V。在本實例中，Vrc接地，Vee設為-3.3V。這四個控制閉合電路包括晶體管對Ql和Q2、Q3和Q4、Q5和Q6以及Q7和Q8。晶體管Q3的集電極連接到晶體管對Ql和Q2的發射極；晶體管Q5的集電極連接到晶體管對Q3和Q4的發射極。根據在本領域中公開的技術，晶體管Q2，Q4，Q6和Q8的集電極直接連接到正電源電壓Vrc上，或連接到其他晶體管對(未畫出)，從而構成一個邏輯電路。例如，晶體管Q2，Q4，Q6和Q8可連接到"FlOOKECL使用指南中”圖2-7所示的一個八進制解碼結構，該技術在1982年被相機公司和儀器公司所采用。
[0035]負載電阻Rl和R2分別連接在Vrc與晶體管Ql和Q2的集電極之間。恒定電流Is由電流源CS提供，電流源CS連接在晶體管Q7和Q8的發射極與負電源電壓Vee之間。電阻Rl和R2的阻值一定，從而使得恒定電流Is通過兩個電阻的電壓降均為0.5 Φ (約375mV)。電路中各點處的電壓是一個二極管電壓降(Φ)的倍數。(每個單位Φ約等于750mV)。
[0036]差動輸入被提供給晶體管對Ql和Q2，Q3和Q4，Q5和Q6，Q7和Q8的基極終端。特別是，輸入端口 A接到晶體管Ql的基極，而一個反相輸入A供給晶體管Q2的基極，第二輸入端B供給晶體管Q3的基極，同樣一個反相輸入端B供給晶體管Q4的基極。
[0037]電流源CS包括二極管Dl和D2，晶體管Q9，電阻RCS、RD和R3。(由于ECL電路50用于IC芯片中，二極管Dl和D2實際上集電極-基極短接的晶體管)晶體管Q9的發射極通過一個電阻RCS連接到晶體管Q7和Q8的耦合發射極，基極則通過一個電阻R3連接到負電源電壓VEE。電阻RCS通過阻尼電阻RD串聯到VEE。二極管D1、D2和晶體管Q9的組合在電阻RCS和RD的公共結點上產生一個-3 Φ的電壓。二極管Dl、D2和晶體管Q9中的每一個都提供一個PN結是正向偏置，并在電路50操作時僅提供一個二極管壓降Φ。如圖5所示，二極管D1、D2和晶體管Q9的PN結串聯到傳導路徑54，其中傳導路徑54與四個控制閉合電路并聯。(由表晶體管對Q1/Q2，Q3/Q4，Q5/Q6，Q7/Q8表示)。電阻R3用于偏置二極管Dl和D2。
[0038]ECL電路50還包括一個同相輸出電路51和反相輸出電路52。同相輸出電路51包括一個晶體管Q10，其基極與晶體管Q2的集電極相連。電阻R5和R6相等，并且并聯到晶體管QlO的集電極-發射極通路。電阻R5和R6的公共結點連接到晶體管Qll的基極。晶體管QlO和Qll的發射極分別通過電阻R7和R8連接到負電源電壓VEE。
[0039]同樣,反相輸出電路52包括一個晶體管Q12,其基極與晶體管Ql的集電極相連，電阻R9和RlO與晶體管Q12的集電極-發射極通路并聯，晶體管Q13的集電極與電阻R9和RlO的公共結點相連。晶體管Q12和Q13的發射極分別通過電阻Rll和R12連接到負電源電壓Vee。
[0040]如圖5所示，同相輸出A、B、C和D均來自輸出電路51，如下所述:輸出A連接到晶體管QlO的基極，輸出B連接到電阻R5、R6和晶體管Qll的基極的連接處，輸出C連接到晶體管QlO的發射極，而輸出D則連接到晶體管Qll的發射極。同樣在反相輸出電路52中，輸出A連接到晶體管Q12的基極，輸出端B連接到電阻R9和RlO的公共結點，輸出C連接到晶體管Q12的發射極，而輸出D則連接到晶體管Q13的發射極。
[0041]如上所述，電阻Rl和R2的阻值一定，從而使得Rl X Is = 0.5 Φ、R2 X Is = 0.5 Φ。因此，晶體管Ql導通時，晶體管Q12的基極電壓等于-0.5 Φ，晶體管QlO的基極電壓等于OVο相反，當晶體管Ql截止而晶體管Q2打開，晶體管Q12的基極電壓為0V,而晶體管QlO的基極電壓等于-0.5Φ。因此，輸出A在OV (高狀態)和-0.5 Φ (低狀態)之間變化。在晶體管QlO的發射極電壓比基極電壓低1.0 Φ，電阻R5和R6相等，并作為一個分壓器將正電源電壓和晶體管QlO負發射極的之間的電壓分成兩部分。因此，輸出端B的電壓在高狀態時等于-0.5 Φ，而在低狀態時等于-0.75 Φ。輸出C的電壓是這些值的兩倍即高狀態為-Φ，低狀態為-1.5Φ。由于輸出B連接到晶體管Qll的基極，而輸出D連接到晶體管Qll的發射極，輸出D的電壓比輸出B低一個二極管壓降。因此，輸出D在其高狀態-1.5 Φ和低狀態-1.75 Φ之間變化。表I為同相輸出電路51的高(Vqh)和低(Vql)的輸出匯總。
[0042]表I
[0043]
【權利要求】
1.一種串聯門控發射極耦合邏輯電路，其特征是:連接在第一電源端和第二電源端之間的發射極耦合邏輯電路包括:多級控制閉合電路，每個級別的控制閉合電路包括一對將各自的發射極端子連接在一起的晶體管；一個連接到控制閉合電路的輸出電路；該輸出電路包括一個第一負載電阻和串聯連接的PN結，和一個分壓器，分壓器的端子連接到PN結，PN結包含在第一輸出晶體管的終端；輸出電路還包括四個輸出端子，第一輸出端與第一輸出晶體管的基極相連，第二輸出端與分壓器的中間端子相連，第三輸出端與電壓分壓器的終端相連，而第四輸出端與第二輸出晶體管的發射極相連；第一輸出端被設計來產生高狀態(Vra)和低狀態(Va)之間的電壓變化，其中高狀態即較高的電源電壓，低狀態為低于高狀態二分之一個二極管壓降(Φ);第二輸出端的作用是產生一個輸出電壓，該電壓在高狀態和低狀態之間變化，其中高狀態低于較高的電源電壓半個二極管電壓降(Φ)，而低狀態比較高的電源電壓低一個二極管壓降(Φ)的四分之三；第三輸出端的目的是產生一個輸出電壓，該電壓在高狀態和低狀態之間變化，其中高狀態低于較高的電源電壓一個二極管電壓降(Φ)，而低狀態比較高的電源電壓低二分之三個二極管壓降(Φ);第四輸出端子的目的是產生一個輸出電壓，該電壓在高狀態和低狀態之間變化，其中高狀態低于較高的電源電壓二分之三個二極管電壓降(Φ)，而低狀態比較高的電源電壓低四分之七個二極管壓降(Φ);輸出電路還包括一個第二輸出晶體管，第二輸出端被連接到第二輸出晶體管的基極；輸出電路包括一個同相輸出電路和一個反相輸出電路。
2.根據權利要求1所述的一種串聯門控發射極耦合邏輯電路，其特征是:在所述邏輯電路包括四個控制閉合電路，以及邏輯電路的第一和所述第二電源端被連接到第一電源電壓和第二電源電壓，兩個電源電壓相差約3.3V。
3.根據權利要求1所述的一種串聯門控發射極耦合邏輯電路，其特征是:還包括七個控制閉合電路，第一和 第二電源端被連接到第一電源電壓和第二電源電壓，兩個電源電壓相差5.2V。
4.根據權利要求1所述的一種串聯門控發射極耦合邏輯電路，其特征是:在每個晶體管對中一個晶體管用于接收同相輸入，另一個晶體管用于接收反相輸入。
5.根據權利要求1所述的一種串聯門控發射極耦合邏輯電路，其特征是:還包括一個電流源和第二負載電阻，電流源被用來提供電流，該電流用于提供負載電阻二分之一的二極管壓降(Φ);電流源包括一個供流電阻和一個串聯到導電通路中的多PN結，多PN結包括一個二極管和一個晶體管；電流源連接在多級控制閉合電路和第二電源端之間；第一和第二負載電阻被連接在控制閉合電路和第一電源端之間，導電通路則連接在第一電源端和供流電阻終端器之間。
6.根據權利要求1所述的一種串聯門控發射極耦合邏輯電路，其特征是:第一輸出晶體管的集電極連接到第一電源電壓。
7.根據權利要求1所述的一種串聯門控發射極耦合邏輯電路，其特征是:連接在第一電源端和第二電源端之間的發射極耦合邏輯電路包括:多級控制閉合電路，每個級別的控制閉合電路包括一對將各自的發射極端子連接在一起的晶體管，并且該對晶體管中一個用于接收同相輸入，一個用于接收反相輸入；一對連接在多級控制閉合電路和第一電源端之間的負載電阻；一個電流源，該電流源包含多個通過導電通路串聯連接的PN結；一個供流電阻，其一端與一個控制閉合電路相連，另一端與PN結相連,并且PN結的另一端與第一電源端相連，第一電源端連接到第一電源電壓，供流電阻的另一端通過一個阻尼電阻連接到第二電源端，而第二電源端連接到第二電源電壓。
8.根據權利要求1所述的一種串聯門控發射極耦合邏輯電路，其特征是:多個PN結包括一個二極管、一個晶體管的基極-發射極結和一個第二二極管；第一和第二二極管由集電極和基極短接的晶體管組成。
9.根據權利要求1所述的一種串聯門控發射極耦合邏輯電路，其特征是:連接在第一電壓源和第二電壓源之間的發射極耦合邏輯電路包括:多級控制閉合電路，每個級別的控制閉合電路包括一對將各自的發射極端子連接在一起的晶體管，并且該對晶體管中一個用于接收同相輸入，一個用于接收反相輸入；一對連接在多級控制閉合電路和第一電壓源之間的負載電阻；一個電流源，該電流源包括一個電流源電阻和一個阻尼電阻，阻尼電阻串聯在晶體管對中一個晶體管的發射極終端和電壓源之間，電流源還包括多個串聯到導電通路之間的PN結，并且導 電通路延伸到第一電壓源和電流源電阻與阻尼電阻的公共節點之間。
【文檔編號】H03K19/08GK203813759SQ201320781993
【公開日】2014年9月3日 申請日期:2013年11月27日 優先權日:2013年11月27日
【發明者】不公告發明人 申請人:蘇州貝克微電子有限公司