本發明涉及數字電路領域，尤其涉及一種鎖存器與分頻器。

背景技術：

隨著移動通信技術的迅速發展，提高移動通信終端射頻電路的速度、降低射頻電路的功耗成為現有移動通信技術研究的熱點。

二分頻電路作為分頻器的基本模塊，是射頻電路的關鍵電路之一。高速二分頻器電路由兩級鎖存器電路構成，其中任一鎖存器電路均為另一鎖存器電路的后級單元。傳統分頻器電路中，鎖存器電路由相同時鐘進行驅動。而在Wang結構分頻器電路中，鎖存器電路是由互補時鐘信號進行驅動。相對于傳統分頻器電路，Wang結構二分頻器電路速度更快，功耗更低。

但是，發明人在研究和實踐過程中發現：由于某些原因，現有的Wang結構二分頻器電路功耗仍然較大。

技術實現要素：

本發明實施例解決的問題是如何降低Wang結構二分頻器電路的功耗。

為解決上述問題，本發明實施例提供一種鎖存器，包括：耦接于電源與地線之間的第一邏輯單元以及第二邏輯單元，且所述第一邏輯單元與所述第二邏輯單元結構對稱；

四個控制單元，包括：第一控制單元、第二控制單元、第三控制單元以及第四控制單元；其中：

所述第一控制單元、所述第一邏輯單元以及所述第三控制單元組成通路；所述第二控制單元、所述第二邏輯單元以及所述第四控制單元組成通路；其中至少一個控制單元，適于控制所在通路的電源與地線之間的通路斷開或閉合。

可選的，所述第一控制單元的輸出端與所述第一邏輯單元的第一輸出端 耦接，至少一個前饋控制端與所述第一邏輯單元的輸入端或所述第二邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第一時鐘信號。

可選的，所述第二控制單元的輸出端與所述第二邏輯單元的第一輸出端耦接，至少一個前饋控制端與所述第二邏輯單元的輸入端或所述第一邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第二時鐘信號。

可選的，所述第三控制單元的輸出端與所述第一邏輯單元的第二輸出端耦接，至少一個前饋控制端與所述第一邏輯單元的輸入端或所述第二邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第三時鐘信號。

可選的，所述第四控制單元的輸出端與所述第二邏輯單元的第二輸出端耦接，至少一個前饋控制端與所述第二邏輯單元的輸入端或所述第一邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第四時鐘信號。

可選的，所述四個控制單元中的至少一個控制單元包括：相互耦接的第一開關控制子單元和第二開關控制子單元。

可選的，所述第一開關控制子單元包括晶體管MC1，所述第二開關控制子單元包括晶體管MC2。

可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，其中：

所述晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極為輸出端；

所述晶體管MC2的源極與電源耦接，柵極為前饋控制端。

可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，其中：

所述晶體管MC1的源極與所述晶體管MC2的源極耦接，柵極為時鐘信號輸入端，漏極為輸出端；

所述晶體管MC2的漏極與電源耦接，柵極為前饋控制端。

可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，其中：

所述晶體管MC1的源極與電源耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC2的源極耦接；

所述晶體管MC2的柵極為前饋控制端，漏極為輸出端。

可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，其中：

所述晶體管MC1的源極與電源耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC2的漏極耦接；

所述晶體管MC2的柵極為前饋控制端，源極為輸出端。

可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，其中：

所述晶體管MC1的源極與電源耦接，柵極與所述晶體管MC2的漏極耦接，漏極為輸出端；

所述晶體管MC2的源極為時鐘信號輸入端，柵極為前饋控制端。

可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，其中：

所述晶體管MC1的源極與電源耦接，柵極與所述晶體管MC2的源極耦接，漏極為輸出端；

所述晶體管MC2的漏極為時鐘信號輸入端，柵極為前饋控制端。

可選的，所述晶體管MC1為NMOS管，所述晶體管MC2為NMOS管，其中：

所述晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極為輸出端；

所述晶體管MC2的源極與地線耦接，柵極為前饋控制端。

可選的，所述晶體管MC1為NMOS管，所述晶體管MC2為PMOS管，其中：

所述晶體管MC1的源極與所述晶體管MC2的源極耦接，柵極為時鐘信 號輸入端，漏極為輸出端；

所述晶體管MC2的漏極與地線耦接，柵極為前饋控制端。

可選的，所述晶體管MC1為NMOS管，所述晶體管MC2為NMOS管，其中：

所述晶體管MC1的源極與地線耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC2的源極耦接；

所述晶體管MC2的柵極為前饋控制端，漏極為輸出端。

可選的，所述晶體管MC1為NMOS管，所述晶體管MC2為PMOS管，其中：

所述晶體管MC1的源極與地線耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC2的漏極耦接；

所述晶體管MC2的柵極為前饋控制端，漏極為輸出端。

可選的，所述晶體管MC1為NMOS管，所述晶體管MC2為PMOS管，其中：

所述晶體管MC1的源極與地線耦接，柵極與所述晶體管MC2的漏極耦接，漏極為輸出端；

所述晶體管MC2的源極為時鐘信號輸入端，柵極為前饋控制端。

可選的，所述晶體管MC1為NMOS管，所述晶體管MC2為NMOS管，其中：

所述晶體管MC1的源極與地線耦接，柵極與所述晶體管MC2的源極耦接，漏極為輸出端；

所述晶體管MC2的漏極為時鐘信號輸入端，柵極為前饋控制端。

可選的，所述四個控制單元中的至少一個控制單元包括：相互耦接的第一開關控制子單元、第二開關控制子單元和第三開關控制子單元。

可選的，所述第一開關控制子單元包括晶體管MC1，所述第二開關控制子單元包括晶體管MC2，所述第三開關控制子單元包括晶體管MC3。

可選的，所述晶體管MC1、所述晶體管MC2以及所述晶體管MC3均為PMOS管，其中：

所述晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC3的源極耦接；

所述晶體管MC2的源極與電源耦接，柵極為第一前饋控制端；

所述晶體管MC3的柵極為第二前饋控制端，漏極為輸出端。

可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，所述晶體管MC3為NMOS管，其中：

所述晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC3的漏極耦接；

所述晶體管MC2的源極與電源耦接，柵極為第一前饋控制端；

所述晶體管MC3的柵極為第二前饋控制端，源極為輸出端。

可選的，所述晶體管MC1、所述晶體管MC2以及所述晶體管MC3均為PMOS管，其中：

所述晶體管MC1的源極與電源耦接，柵極與所述晶體管MC2的漏極耦接，漏極與所述晶體管MC2的源極耦接；

所述晶體管MC2的源極為時鐘信號輸入端，柵極為第一前饋控制端；

所述晶體管MC3的柵極為第二前饋控制端，漏極為輸出端。

可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，所述晶體管MC3為NMOS管，其中：

所述晶體管MC1的源極與所述晶體管MC2的源極耦接，柵極與所述晶體管MC2的源極耦接，漏極為輸出端；

所述晶體管MC2的柵極為第一前饋控制端，漏極為時鐘信號輸入端；

所述晶體管MC3的柵極為第二前饋控制端，漏極與電源耦接。

本發明實施例還提供了一種分頻器，包括兩個上述任一種所述的鎖存器，其中，所述鎖存器中的任一鎖存器的第一輸入端和第二輸入端分別與另一鎖 存器的第一輸出端和第二輸出端耦接。

與現有技術相比，本發明實施例的技術方案具有以下優點：

通過四個控制單元中的至少一個控制單元，控制所在通路的電源與地線之間的電流通路斷開，從而可以減少鎖存器在靜態工作條件下因存在電源與地線之間的通路而導致的功耗，由于Wang結構二分頻器電路由鎖存器電路組成，因此在鎖存器功耗降低的同時，Wang結構二分頻器電路的功耗大大降低。

附圖說明

圖1是現有的一種高速二分頻器電路的結構示意圖；

圖2是現有的一種輸出占空比為50％的鎖存器的電路結構圖；

圖3是現有的另一種輸出占空比為50％的鎖存器的電路結構圖；

圖4是本發明實施例中的一種鎖存器的結構示意圖；

圖5～圖20是本發明實施例中的控制單元的多種電路結構圖；

圖21是本發明實施例中的一種鎖存器的電路結構圖；

圖22是本發明實施例中的另一種鎖存器的電路結構圖；

圖23是本發明實施例中的又一種鎖存器的電路結構圖；

圖24是本發明實施例中的另一種鎖存器的電路結構圖。

具體實施方式

參照圖1，給出了現有技術中的一種高速二分頻器電路的結構示意圖，包括鎖存器101和102。

鎖存器101與鎖存器102均為D觸發器，D端以及Dn端均為輸入端，Q端及Qn端均為輸出端。鎖存器101的時鐘信號輸入端CLK輸入時鐘信號CK，鎖存器102的時鐘信號輸入端CLK輸入時鐘信號CKb，且時鐘信號CK與時鐘信號CKb反相。

鎖存器101的D端與鎖存器102的Qn端耦接，Q端與鎖存器102的D端耦接，Dn端與鎖存器102的Q端耦接，Qn端與鎖存器102的Dn端耦接。 即：鎖存器101的輸入端與鎖存器102的輸出端分別耦接，鎖存器101的輸出端與鎖存器102的輸入端分別耦接，鎖存器101與鎖存器102互為前后級。

參照圖2，給出了現有的一種輸出占空比為50％的Wang結構二分頻器電路中的鎖存器的電路結構圖。

第一控制單元203耦接于電源VREF_1與第一邏輯單元201之間，第三控制單元205耦接于第一邏輯單元201與地線VREF_2之間；第二控制單元204耦接于電源VREF_1與第二邏輯單元202之間，第四控制單元206耦接于第二邏輯單元202與地線VREF_2之間。

第一邏輯單元201包括第三晶體管M3與第五晶體管M5，第二邏輯單元202包括第四晶體管M4與第六晶體管M6，且第三晶體管M3、第五晶體管M5、第四晶體管M4以及第六晶體管M6均為NMOS管。其中：

第三晶體管M3，漏極與第五晶體管M5的漏極耦接，作為第一邏輯單元201的第一輸出端；柵極與第四晶體管M4的漏極耦接；源極與第五晶體管M5的源極耦接，并與第三控制單元205耦接；

第五晶體管M5，柵極為第一邏輯單元201的輸入端；

第四晶體管M4，漏極與第六晶體管M6的漏極耦接，作為第二邏輯單元202的第一輸出端；柵極與第三晶體管M3的漏極耦接；源極與第四晶體管M4的源極耦接，并與第四控制單元206耦接；

第六晶體管M6，柵極為第二邏輯單元202的輸入端。

第一控制單元203包括第一晶體管M1，第一晶體管M1為PMOS管，源極與電源VREF_1耦接，柵極為時鐘信號輸入端CLK，適于輸入時鐘信號，漏極與第三晶體管M3的漏極耦接。

第二控制單元204包括第二晶體管M2，第二晶體管M2為PMOS管，源極與電源VREF_1耦接，柵極為時鐘信號輸入端CLK，適于輸入時鐘信號，漏極與第四晶體管M4的漏極耦接。

第三控制單元205包括第七晶體管M7，第七晶體管M7為NMOS管，源極與地線VREF_2耦接，柵極為時鐘信號輸入端CLKB，適于輸入時鐘信 號，漏極與第五晶體管M5的源極耦接。

第四控制單元206包括第八晶體管M8，第八晶體管M8為NMOS管，源極與地線VREF_2耦接，柵極為時鐘信號輸入端CLKB，適于輸入時鐘信號，漏極與第六晶體管M6的源極耦接。時鐘信號CLKB與時鐘信號CLK互為反相信號。

當第一晶體管M1的柵極與第二晶體管M2的柵極均輸入低電平信號時，第一晶體管M1與第二晶體管M2導通。當第七晶體管M7的柵極與第八晶體管M8的柵極均輸入高電平信號時，第七晶體管M7與第八晶體管M8導通。

當第一邏輯單元201的輸入端D輸入高電平信號、第二邏輯單元202的輸入端Dn輸入低電平信號時，鎖存器電路存在VREF_1、第一晶體管M1、第三晶體管M3到VREF_2以及VREF_1、第一晶體管M1、第五晶體管M5、第七晶體管M7到VREF_2的直流通路，因此，圖2中提供的鎖存器電路存在直流功耗。

參照圖3，給出了現有的另一種輸出占空比為50％的Wang結構二分頻器電路中的鎖存器的電路結構圖。

第三控制單元205耦接于電源VREF_1與第一邏輯單元201之間，第一控制單元203耦接于第一邏輯單元201與地線VREF_2之間；第四控制單元206耦接于電源VREF_1與第二邏輯單元202之間，第二控制單元204耦接于第二邏輯單元202與地線VREF_2之間。

第一邏輯單元201包括第三晶體管M3與第五晶體管M5，第二邏輯單元202包括第四晶體管M4與第六晶體管M6，且第三晶體管M3、第五晶體管M5、第四晶體管M4以及第六晶體管M6均為PMOS管。其中：

第三晶體管M3，漏極與第五晶體管M5的漏極耦接，作為第一邏輯單元201的第一輸出端；柵極與第四晶體管M4的漏極耦接；源極與第五晶體管M5的源極耦接，并與第三控制單元205耦接；

第五晶體管M5，柵極為第一邏輯單元201的輸入端；

第四晶體管M4，漏極與第六晶體管M6的漏極耦接，作為第二邏輯單元 202的第一輸出端；柵極與第三晶體管M3的漏極耦接；源極與第四晶體管M4的源極耦接，并與第四控制單元206耦接；

第六晶體管M6，柵極為第二邏輯單元202的輸入端。

第一控制單元203包括第一晶體管M1，第一晶體管M1為NMOS管，源極與地線VREF_2耦接，柵極為時鐘信號輸入端CLK，適于輸入時鐘信號，漏極與第三晶體管M3的漏極耦接。

第二控制單元204包括第二晶體管M2，第二晶體管M2為NMOS管，源極與地線VREF_2耦接，柵極為時鐘信號輸入端CLK，適于輸入時鐘信號，漏極與第四晶體管M4的漏極耦接。

第三控制單元205包括第七晶體管M7，第七晶體管M7為PMOS管，源極與電源VREF_1耦接，柵極為時鐘信號輸入端CLKB，適于輸入時鐘信號，漏極與第五晶體管M5的源極耦接。

第四控制單元206包括第八晶體管M8，第八晶體管M8為PMOS管，源極與電源VREF_1耦接，柵極為時鐘信號輸入端CLKB，適于輸入時鐘信號，漏極與第六晶體管M6的源極耦接。

當第七晶體管M7的柵極與第八晶體管M8的柵極均輸入低電平信號時，第七晶體管M7與第八晶體管M8導通。當第一晶體管M1的柵極與第二晶體管M2的柵極均輸入高電平信號時，第一晶體管M1與第二晶體管M2導通。

當第一邏輯單元201的輸入端D輸入低電平信號、第二邏輯單元202的輸入端Dn輸入高電平信號時，鎖存器電路存在VREF_1、第七晶體管M7、第五晶體管M5、第一晶體管M1到VREF_2的直流通路，因此，圖3中提供的鎖存器電路也存在直流功耗。

在本發明實施例中，通過四個控制單元中的至少一個控制單元，控制所在通路的電源VREF_1與地線VREF_2之間的電流通路斷開，從而可以減少鎖存器在靜態工作條件下因存在電源VREF_1與地線VREF_2之間的通路而導致的功耗，由于Wang結構二分頻器電路由鎖存器電路組成，因此在鎖存器功耗降低的同時，Wang結構二分頻器電路的功耗大大降低。

為使本發明實施例的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

參照圖4，給出了本發明實施例中的一種鎖存器的結構示意圖，包括：第一邏輯單元401、第二邏輯單元402、第一控制單元403、第二控制單元404、第三控制單元405以及第四控制單元406，其中：

第一邏輯單元401與第二邏輯單元402耦接于電源VREF_1與地線VREF_2之間，且第一邏輯單元401與第二邏輯單元402結構對稱。第一邏輯單元401與第二邏輯單元402的具體結構可以參照圖2中的第一邏輯單元201以及第二邏輯單元202，此處不做贅述。

第一控制單元403、第一邏輯單元401以及第三控制單元405組成第一通路，耦接在電源與地線之間；第二控制單元404、第二邏輯單元402以及第四控制單元406組成第二通路，耦接在電源與地線之間。四個控制單元中的至少一個控制單元，適于控制所在通路的電源與地線之間的通路斷開或閉合。

在具體實施中，每一個控制單元均可以包括輸出端、時鐘信號輸入端以及至少一個前饋控制端。

在本發明實施例中，第一控制單元403的輸出端與第一邏輯單元的第一輸出端耦接；至少一個前饋控制端與第一邏輯單元的輸入端或第二邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第一時鐘信號。

在本發明實施例中，第二控制單元404的輸出端與第二邏輯單元的第一輸出端耦接，至少一個前饋控制端與第二邏輯單元的輸入端或第一邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第二時鐘信號。

在本發明實施例中，第三控制單元405的輸出端與第一邏輯單元的第二輸出端耦接，至少一個前饋控制端與第一邏輯單元的輸入端或第二邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第三時鐘信號。

在本發明實施例中，第四控制單元406的輸出端與第二邏輯單元的第二輸出端耦接，至少一個前饋控制端與第二邏輯單元的輸入端或第一邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第四時鐘信號。

在本發明實施例中，可以通過第一控制單元403控制第一通路斷開，從而使得電源、第一通路至地線的電流通路斷開。也可以通過第二控制單元404控制第二通路斷開，使得電源、第二通路至地線之間的電流通路斷開。還可以通過第三控制單元405控制第一通路斷開，或者通過第四控制單元406控制第二通路斷開，從而使得電源與地線之間的通路斷開。還可以同時通過四個控制單元中的任意兩個或更多個，控制所在通路與電源以及地線之間的電流通路斷開，此處不再一一贅述。

由此可見，通過四個控制單元中的至少一個控制單元，控制所在通路的電源與地線之間的電流通路斷開，從而可以減少鎖存器在靜態工作條件下因存在電源與地線之間的通路而導致的功耗，由于Wang結構二分頻器電路由鎖存器電路組成，因此在鎖存器功耗降低的同時，Wang結構二分頻器電路的功耗大大降低。

在本發明實施例中，四個控制單元中的至少一個控制單元可以包括相互耦接的第一開關控制子單元和第二開關控制子單元，也可以包括相互耦接的第一開關控制子單元、第二開關控制子單元以及第三開關控制子單元。其中：第一開關控制子單元可以包括晶體管MC1，第二開關單元可以包括晶體管MC2，第三開關單元可以包括晶體管MC3。

當控制單元包括第一開關控制子單元與第二開關控制子單元時，該控制單元包括一個前饋控制端、一個輸出端以及一個時鐘信號輸入端。當控制單元包括第一開關控制子單元、第二開關控制子單元以及第三開關控制子單元時，該控制單元包括一個輸出端、一個時鐘信號輸入端以及兩個前饋控制端，且兩個前饋控制端分別為第一前饋控制端和第二前饋控制端。

下面結合圖2，對本發明上述實施例提供的鎖存器中的控制單元的結構進行詳細說明。

參照圖5～圖16，給出了本發明實施例中的幾種控制單元的結構示意圖。控制單元包括第一開關控制子單元與第二開關控制子單元，第一開關控制子單元包括晶體管MC1，第二開關控制子單元包括晶體管MC2。

參照圖5，給出了本發明實施例中的一種控制單元的結構示意圖，控制單 元中的，晶體管MC1為PMOS管，晶體管MC2為PMOS管，其中：

晶體管MC1的源極與晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極為輸出端；晶體管MC2的源極與電源VREF_1耦接，柵極為控制單元的前饋控制端。

在本發明實施例中，時鐘信號輸入端適于輸入與控制單元對應的時鐘信號。前饋控制端可以與控制單元所在通路上的邏輯單元的輸入端耦接，也可以與另一通路上的邏輯單元的輸入端耦接。

例如，控制單元為第一控制單元403，則晶體管MC1的柵極輸入第一時鐘信號。前饋控制端可以與第一通路上的第一邏輯單元耦接，也可以與第二通路上的第二邏輯單元耦接。

在本發明實施例中，由晶體管的特性可知，在晶體管MC2的柵極輸入電平為低電平時，晶體管MC2導通。在晶體管MC2的柵極輸入電平為高電平時，晶體管MC2截止。

參照圖6，給出了本發明實施例中的另一種控制單元的結構示意圖，控制單元中的晶體管MC1為PMOS管，晶體管MC2為NMOS管，其中：

晶體管MC1的源極與晶體管MC2的源極耦接，柵極為時鐘信號輸入端，漏極為輸出端；晶體管MC2的漏極與電源VREF_1耦接，柵極為前饋控制端。

在本發明實施例中，由晶體管的特性可知，在晶體管MC2的柵極輸入電平為低電平時，晶體管MC2截止。在晶體管MC2的柵極輸入電平為高電平時，晶體管MC2導通。

參照圖7，給出了本發明實施例中的又一種控制單元的結構示意圖，控制單元中的晶體管MC1為PMOS管，晶體管MC2為PMOS管，其中：

晶體管MC1的源極與電源VREF_1耦接，柵極為時鐘信號輸入端，漏極與晶體管MC2的源極耦接；晶體管MC2的柵極為前饋控制端，漏極為輸出端。

在本發明實施例中，由晶體管的特性可知，在晶體管MC2的柵極輸入電平為低電平時，晶體管MC2導通。在晶體管MC2的柵極輸入電平為高電平 時，晶體管MC2截止。

參照圖8，給出了本發明實施例中的又一種控制單元的結構示意圖，控制單元中的晶體管MC1為PMOS管，晶體管MC2為NMOS管，其中：

晶體管MC1的源極與電源VREF_1耦接，柵極為時鐘信號輸入端，漏極與晶體管MC2的漏極耦接；晶體管MC2的柵極為前饋控制端，源極為輸出端。

在本發明實施例中，由晶體管的特性可知，在晶體管MC2的柵極輸入電平為低電平時，晶體管MC2截止。在晶體管MC2的柵極輸入電平為高電平時，晶體管MC2導通。

參照圖9，給出了本發明實施例中的又一種控制單元的結構示意圖，控制單元中的晶體管MC1為PMOS管，晶體管MC2為PMOS管，其中：

晶體管MC1的源極與電源VREF_1耦接，柵極與晶體管MC2的漏極耦接，漏極為輸出端；晶體管MC2的源極為時鐘信號輸入端，柵極為前饋控制端。

參照圖10，給出了本發明實施例中的又一種控制單元的結構示意圖，控制單元中的晶體管MC1為PMOS管，晶體管MC2為NMOS管，其中：

晶體管MC1的源極與電源VREF_1耦接，柵極與晶體管MC2的源極耦接，漏極為輸出端；晶體管MC2的漏極為時鐘信號輸入端，柵極為前饋控制端。

參照圖11，給出了本發明實施例中的又一種控制單元的結構示意圖，控制單元中的晶體管MC1為NMOS管，晶體管MC2為NMOS管，其中：

晶體管MC1的源極與晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極為輸出端；晶體管MC2的源極與地線VREF_2耦接，柵極為前饋控制端。

參照圖12，給出了本發明實施例中的又一種控制單元的結構示意圖，控制單元中的晶體管MC1為NMOS管，晶體管MC2為PMOS管，其中：

晶體管MC1的源極與晶體管MC2的源極耦接，柵極為時鐘信號輸入端，漏極為輸出端；晶體管MC2的漏極與地線VREF_2耦接，柵極為前饋控制端。

參照圖13，給出了本發明實施例中的又一種控制單元的結構示意圖，控制單元中的晶體管MC1為NMOS管，晶體管MC2為NMOS管，其中：

晶體管MC1的源極與地線VREF_2耦接，柵極為時鐘信號輸入端，漏極與晶體管MC2的源極耦接；晶體管MC2的柵極為前饋控制端，漏極為輸出端。

參照圖14，給出了本發明實施例中的又一種控制單元的結構示意圖，控制單元中的晶體管MC1為NMOS管，晶體管MC2為PMOS管，其中：

晶體管MC1的源極與地線VREF_2耦接，柵極為時鐘信號輸入端，漏極與晶體管MC2的漏極耦接；晶體管MC2的柵極為前饋控制端，漏極為輸出端。

參照圖15，給出了本發明實施例中的又一種控制單元的結構示意圖，控制單元中的晶體管MC1為NMOS管，晶體管MC2為PMOS管，其中：

晶體管MC1的源極與地線VREF_2耦接，柵極與晶體管MC2的漏極耦接，漏極為輸出端；晶體管MC2的源極為時鐘信號輸入端，柵極為前饋控制端。

參照圖16，給出了本發明實施例中的又一種控制單元的結構示意圖，控制單元中的晶體管MC1為NMOS管，晶體管MC2為NMOS管，其中：

晶體管MC1的源極與地線VREF_2耦接，柵極與晶體管MC2的源極耦接，漏極為輸出端；晶體管MC2的漏極為時鐘信號輸入端，柵極為前饋控制端。

參照圖17～圖20，給出了本發明實施例中的幾種控制單元的結構示意圖。控制單元包括相互耦接的第一開關控制子單元、第二開關控制子單元以及第三開關控制子單元。其中：第一開關控制子單元包括晶體管MC1，第二開關控制子單元包括晶體管MC2，第三開關控制子單元包括晶體管MC3。

參照圖17，給出了本發明實施例中的一種控制單元的結構示意圖，控制單元中的晶體管MC1、所述晶體管MC2以及所述晶體管MC3均為PMOS管，其中：

晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極與晶體管MC3的源極耦接；

晶體管MC2的源極與電源VREF_1耦接，柵極為第一前饋控制端；

晶體管MC3的柵極為第二前饋控制端，漏極為輸出端。

當晶體管MC2的柵極輸入高電平信號時，晶體管MC2截止。當晶體管MC3的柵極輸入高電平信號時，晶體管MC3截止。

參照圖18，給出了本發明實施例中的另一種控制單元的結構示意圖，晶體管MC1為PMOS管，晶體管MC2為PMOS管，晶體管MC3為NMOS管，其中：

晶體管MC1的源極與晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極與晶體管MC3的漏極耦接；

晶體管MC2的源極與電源VREF_1耦接，柵極為第一前饋控制端；

晶體管MC3的柵極為第二前饋控制端，源極為輸出端。

參照圖19，給出了本發明實施例中的另一種控制單元的結構示意圖，晶體管MC1、所述晶體管MC2以及所述晶體管MC3均為PMOS管，其中：

晶體管MC1的源極與電源VREF_1耦接，柵極與晶體管MC2的漏極耦接，漏極與晶體管MC2的源極耦接；

晶體管MC2的源極為時鐘信號輸入端，柵極為第一前饋控制端；

晶體管MC3的柵極為第二前饋控制端，漏極為輸出端。

參照圖20，給出了本發明實施例中的另一種控制單元的結構示意圖，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，所述晶體管MC3為NMOS管，其中：

晶體管MC1的源極與晶體管MC2的源極耦接，柵極與晶體管MC2的源極耦接，漏極為輸出端；

晶體管MC2的柵極為第一前饋控制端，漏極為時鐘信號輸入端；

晶體管MC3的柵極為第二前饋控制端，漏極與電源VREF_1耦接。

可以理解的是，在本發明實施例中，第一控制開關子單元、第二開關子單元以及第三控制開關子單元還可以為其他能夠實現開關功能的器件，并不僅限于上述實施例中提供的PMOS管或NMOS管。

在本發明實施例中，可以理解的是，四個控制單元中的至少一個控制單元的電路結構圖可以為圖5～圖20中任一所示。

例如，圖2中第一控制單元203的電路結構圖為圖16所示，第二控制單元204的電路結構圖為圖18所示，第三控制單元205的電路結構圖為圖15所示，第四控制控制單元206的電路結構圖為圖14所示。可以根據實際的應用場景和需求，從中選擇對應的控制單元的電路結構圖。

在本發明一實施例中，將圖2中的第一控制單元203用圖7中提供的電路結構替代，得到圖21，其中：晶體管MC1為第一晶體管M1，晶體管MC2為第九晶體管M9。

下面對圖21中提供的鎖存器的工作原理進行說明。

第一晶體管M1和第二晶體管M2均為PMOS管，在第一晶體管M1的柵極以及第二晶體管M2的柵極均輸入低電平時鐘信號時，第一晶體管M1以及第二晶體管M2導通。第七晶體管M7和第八晶體管M8均為NMOS管，在第七晶體管M7的柵極以及第八晶體管M8的殺機輸入高電平時鐘信號時，第七晶體管M7以及第八晶體管M8導通。

當第一邏輯單元201的輸入端D輸入高電平信號，第二邏輯單元202的輸入端Dn輸入低電平信號時，第九晶體管M9的柵極為高電平，此時第九晶體管截止。因此，第一晶體管M1以及第九晶體管M9組成的第一控制單元203斷路，從而使得電源VREF_1、第一晶體管M1、第九晶體管M9、第三晶體管M3、第五晶體管M5、第七晶體管M7至地線VREF_2的電流通路斷開，從而可以減少鎖存器的直流功耗，因此減少了Wang結構分頻器的功耗。

在本發明一實施例中，將圖2中的第一控制單元203以及第二控制單元204均用圖7中提供的電路結構替代，得到圖22，其中：第一控制單元203中，晶體管MC1為第一晶體管M1，晶體管MC2為第九晶體管M9；第二控制單元204中，晶體管MC1為第二晶體管M2，晶體管MC2為第十晶體管 M10。

與圖21類似的原理，當第一邏輯單元201的輸入端D輸入高電平信號，第二邏輯單元202的輸入端Dn輸入低電平信號時，第九晶體管M9的柵極為高電平，此時第九晶體管M9截止。因此，第一晶體管M1以及第九晶體管M9組成的第一控制單元203斷路，從而使得電源VREF_1、第一晶體管M1、第九晶體管M9、第三晶體管M3、第五晶體管M5、第七晶體管M7至地線VREF_2的電流通路斷開；

當第一邏輯單元201的輸入端D輸入低電平信號，第二邏輯單元202的輸入端Dn輸入高電平信號時，第十晶體管M10的柵極為高電平，第十晶體管M10截止。因此，第二晶體管M2以及第十晶體管M10組成的第二控制單元204斷路，從而使得電源VREF_1、第二晶體管M2、第十晶體管M10、第四晶體管M4、第六晶體管M6、第八晶體管M8至地線VREF_2的電流通路斷開。因此，采用上述鎖存器可以減少直流功耗，因此減少了Wang結構分頻器的功耗。

在本發明一實施例中，將圖2中的第一控制單元203用圖17中提供的電路結構替代，得到圖23，其中：晶體管MC1為第一晶體管M1，晶體管MC2為第九晶體管M9，晶體管MC3為第十一晶體管M11。

在第一邏輯單元201的輸入端D輸入高電平時，第九晶體管M9與第十一晶體管M11截止，從而使得電源VREF_1、第一控制單元203、第一邏輯單元201、第三控制單元205至底線VREF_2的電流通路斷開，從而可以減少鎖存器的直流功耗，因此減少了Wang結構分頻器的功耗。

在本發明一實施例中，將圖3中的第一控制單元203以及第二控制單元204均用圖11中提供的電路結構替代，得到圖24，其中：第一控制單元203中，晶體管MC1為第一晶體管M1，晶體管MC2為第九晶體管M9；第二控制單元204中，晶體管MC1為第二晶體管M2，晶體管MC2為第十晶體管M10。

當第一邏輯單元201的輸入端D輸入低電平信號，第二邏輯單元202的輸入端Dn輸入高電平信號時，第九晶體管M9的柵極為低電平，此時第九晶 體管M9截止。因此，第一晶體管M1以及第九晶體管M9組成的第一控制單元203斷路，從而使得電源VREF_1、第一晶體管M1、第九晶體管M9、第三晶體管M3、第五晶體管M5、第七晶體管M7至地線VREF_2的電流通路斷開；

當第一邏輯單元201的輸入端D輸入高電平信號，第二邏輯單元202的輸入端Dn輸入低電平信號時，第十晶體管M10的柵極為低電平，第十晶體管M10截止。因此，第二晶體管M2以及第十晶體管M10組成的第二控制單元204斷路，從而使得電源VREF_1、第二晶體管M2、第十晶體管M10、第四晶體管M4、第六晶體管M6、第八晶體管M8至地線VREF_2的電流通路斷開。因此，采用上述鎖存器可以減少直流功耗，因此減少了Wang結構分頻器的功耗。

在本發明實施例中，可以理解的是，圖2中的第一控制單元203、第二控制單元204均可以用圖5～圖10、圖17～圖20中的任一種結構替代，第三控制單元205以及第四控制單元206均可以用圖11～圖16中的任一種結構替代；圖3中的第一控制單元203、第二控制單元204均可以用圖11～圖16中的任一種結構替代，第三控制單元205以及第四控制單元206均可以用圖5～圖10、圖17～圖20中的任一種結構替代。得到的鎖存器電路的工作原理可以參照本發明上述實施例中提供的工作原理，此處不做贅述。

雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。