本發明涉及抗輻射電路技術領域，特別涉及一種動態比較器。

背景技術：

空間輻射環境中充斥著大量的高能粒子，它們對半導體器件造成復雜的影響，其中影響較為顯著的是單粒子翻轉SEU與單粒子瞬態脈沖SET。當單粒子入射MOST時，電離電荷漂移、擴散以及寄生雙極效應導致漏端短時間內收集到大量電荷，產生瞬態電流脈沖，即SET，向后端電路傳播并造成一定影響。這種短脈沖如果致使電路邏輯發生反轉則稱為單粒子翻轉，即SEU。

比較器是模擬集成電路的重要單元，特別是模數轉換器ADC中的關鍵單元。其性能對整個ADC的速度、精度和功耗都有著至關重要的影響。動態比較器以其速度快、功耗低、面積小而得到廣泛運用。高能粒子入射動態比較器電路會導致單粒子翻轉與單粒子瞬態現象，使后端電路接收錯誤或不穩定的信號，從而造成電路異常。

為了確保電路正常工作，目前的加固方式往往利用電荷共享方式，使多個MOST同時產生漏電流，再利用差分電路高公模抑制比的特性消除這些漏電流，例如：差分電荷消除技術DCC與雙通路加固技術Dual Path RHBDTechnique。但是加固效果與電壓抖動抑制效果并不理想，從而導致抗單粒子翻轉與單粒子瞬態脈沖的性能較差；還會由加固結構本身帶來電路結構復雜，功耗大等問題。

技術實現要素：

本發明提供一種動態比較器，解決了現有技術中比較器抗單粒子翻轉與單粒子瞬態脈沖的性能差的技術問題。

為解決上述技術問題，本發明提供了一種動態比較器，包括：

預存放大器電路，用于執行比較操作并鎖存輸出比較結果；

鎖存轉換電路，與所述預存放大器電路相連，接收所述比較結果，消除單粒子翻轉以及單粒子瞬態脈沖，并輸出穩定的比較結果；

輸出鎖存電路，與所述鎖存轉換電路相連，接收所述穩定的比較結果，并鎖存輸出；

其中，所述鎖存轉換電路包括，帶使能控制的：第一使能控制反相器、第二使能控制反相器、第三使能控制反相器、第四使能控制反相器，不帶使能控制的：第一非使能控制反相器、第二非使能控制反相器、第三非使能控制反相器以及第四非使能控制反相器；

所述預存放大器輸出比較結果信號邏輯A以及其反向信號邏輯A’；A’為A的邏輯非；

所述第一非使能反相器的輸入端連接比較結果信號邏輯A，并輸出控制信號net21b；所述第三非使能反相器的輸入端連接比較結果信號邏輯A并輸出控制信號net23b；所述第二非使能反相器的輸入端連接反向信號邏輯A’，并輸出控制信號net22b，所述第四非使能反相器的輸入端連接反向信號邏輯A’，并輸出控制信號net24b；

所述第一使能控制反相器的輸入端連接所述比較結果信號邏輯A，控制端連接控制信號net22b和net24b，輸出端net25連接所述輸出鎖存電路；所述第三使能控制反相器的輸入端連接所述比較結果信號邏輯A，控制端連接控制信號net22b和net24b，輸出端net27連接所述輸出鎖存電路；所述第二使能控制反相器的輸入端連接所述反向信號邏輯A’，控制端連接控制信號net21b和net23b，輸出端net26連接所述輸出鎖存電路；所述第四使能控制反相器的輸入端連接所述反向信號邏輯A’，控制端連接控制信號net21b和net23b，輸出端net28連接所述輸出鎖存電路。

進一步地，所述第一使能控制反相器包括：PMOS管M35和M36，NMOS管M37和M38；

所述M35的源極連接V_DD，漏極連接所述M36的源極，柵極連接所述比較結果信號邏輯A；

所述M36的漏極連接所述M37的漏極以及輸出節點net25，柵極連接所述比較結果信號邏輯A；

所述M37的源極連接所述M38的漏極，柵極連接所述控制信號net22b；

所述M38的源極接地，柵極連接所述控制信號net24b。

進一步地，所述第三使能控制反相器包括：PMOS管M27和M28，NMOS管M29和M30；

所述M27的源極連接V_DD，漏極連接所述M28的源極，柵極連接所述比較結果信號邏輯A；

所述M28的漏極連接所述M29的漏極以及輸出節點net27，柵極連接所述比較結果信號邏輯A；

所述M29的源極連接所述M30的漏極，柵極連接所述控制信號net22b；

所述M30的源極接地，柵極連接所述控制信號net24b。

進一步地，所述第二使能控制反相器包括：PMOS管M39和M40，NMOS管M41和M42；

所述M39的源極連接V_DD，漏極連接所述M40的源極，柵極連接所述反向信號邏輯A’；

所述M40的漏極連接所述M41的漏極以及輸出節點net26，柵極連接所述反向信號邏輯A’；

所述M41的源極連接所述M42的漏極，柵極連接所述控制信號net23b；

所述M42的源極接地，柵極連接所述控制信號net21b。

進一步地，所述第四使能控制反相器包括：PMOS管M31和M32，NMOS管M33和M34；

所述M31的源極連接V_DD，漏極連接所述M32的源極，柵極連接所述反向信號邏輯A’；

所述M32的漏極連接所述M33的漏極以及輸出節點net28，柵極連接所述反向信號邏輯A’；

所述M33的源極連接所述M34的漏極，柵極連接所述控制信號net23b；

所述M34的源極接地，柵極連接所述控制信號net21b。

進一步地，所述第一非使能控制反相器包括：PMOS管M43，NMOS管M44；

所述M43與所述M44的柵極相連并連接所述比較結果信號邏輯A，漏極相連并與所述控制信號net21b相連；所述M43的源極連接V_DD，所述M44的源極接地；

所述第二非使能控制反相器包括：PMOS管M45，NMOS管M46；

所述M45與所述M46的柵極相連并連接所述反向信號邏輯A’，漏極相連并與所述控制信號net22b相連；所述M45的源極連接V_DD，所述M46的源極接地；

所述第三非使能控制反相器包括：PMOS管M47，NMOS管M48；

所述M47與所述M48的柵極相連并連接所述比較結果信號邏輯A，漏極相連并與所述控制信號net23b相連；所述M47的源極連接V_DD，所述M48的源極接地；

所述第四非使能控制反相器包括：PMOS管M49，NMOS管M50；

所述M49與所述M50的柵極相連并連接所述反向信號邏輯A’，漏極相連并與所述控制信號net24b相連；所述M49的源極連接V_DD，所述M50的源極接地。

進一步地，所述預存放大器電路包括：第一放大比較電路；

所述第一放大比較電路包括：PMOS管M1、M2、M3及M4，NMOS管M5、M6、M7、M8及M9；

所述M1、M2、M3及M4的源極連接V_DD，所述M1、M4及M9的柵極連接控制信號CK，所述M7的柵極連接比較信號V1，所述M8的柵極連接比較信號V2，所述M2的柵極為輸出節點net14輸出比較結果信號邏輯A，所述M3的柵極為輸出節點net13輸出所述反向信號邏輯A’；

所述M1、M2以及M5的漏極與所述M6的柵極相連，所述M3、M4以及M6的漏極與所述M5的柵極相連；

所述M5的源極與所述M7的漏極相連，所述M6的源極與所述M8的漏極相連；

所述M7以及所述M8的源極與所述M9的漏極相連；

所述M9的源極接地。

進一步地，所述預存放大器電路還包括：第二放大比較電路；

所述第二放大比較電路包括：PMOS管M10、M11、M12及M13，NMOS管M14、M15、M16、M17及M18；

所述M10、M11、M12及M13的源極連接V_DD，所述M10、M13及M18的柵極連接控制信號CK，所述M16的柵極連接比較信號V1，所述M17的柵極連接比較信號V2，所述M11的柵極為輸出節點net12輸出比較結果信號邏輯A，所述M12的柵極為輸出節點net11輸出所述反向信號邏輯A’；

所述M10、M11以及M14的漏極與所述M15的柵極相連，所述M12、M13以及M15的漏極與所述M14的柵極相連；

所述M14的源極與所述M16的漏極相連，所述M15的源極與所述M17的漏極相連；

所述M16以及所述M17的源極與所述M18的漏極相連；

所述M18的源極接地；

其中，所述輸出節點net11與所述M1的漏極相連，所述輸出節點net12與所述M4的漏極相連，輸出節點net13與所述M10的漏極相連，輸出節點net14與所述M13的漏極相連。

進一步地，所述鎖存電路包括：PMOS管M19、M20、M21以及M22，NMOS管M23、M24、M25以及M26；

所述M19、M20、M21以及M22的源極連接V_DD，M23、M24、M25以及M26的源極接地；

所述M19的柵極、所述M22的漏極、所述M25的柵極以及所述M26的漏極相連；所述M19的漏極、所述M22的柵極、所述M23的漏極以及所述M24的柵極相連，并連接輸出節點OUTB；

所述M20的柵極、所述M21的漏極、所述M25的漏極以及所述M26的柵極相連；所述M20的漏極、所述M21的柵極、所述M23的柵極以及所述M24的漏極相連，并連接輸出節點OUT。

進一步地，所述PMOS管以及NMOS管均為金屬-氧化物半導體場效應晶體管。

本申請實施例中提供的一個或多個技術方案，至少具有如下技術效果或優點：

本申請實施例中提供的動態比較器革新現有加固技術結構，可以應用于各種工藝中，不受電荷共享特性限制；具體來說，基于現有比較器的預存放大器電路加輸出鎖存電路的結構形式，創造性的增加了鎖存轉換電路，并具體采用4個常規反相器輸出的控制信號以及上級電路的輸出信號共同控制4個使能控制反相器，消除單粒子翻轉和單粒子瞬態對節點電壓的影響，并將穩定的比較結果傳遞到輸出鎖存電路中；由于這些控制信號分別來自不同電路分支，它們出現單粒子瞬態脈沖的概率是相互獨立的。此外，使能控制反相器的一個特點就是只有當全部控制信號都為同一電位時才會改變輸出，否則反相器邏輯不發生變化；從而達到消除單粒子瞬態脈沖的目的。

另一方面，本方案中抗單粒子翻轉與單粒子瞬態脈沖能力與版圖排列無關，降低了設計復雜度，提高成品率。電路抗子翻轉與單粒子瞬態脈沖能力與電路工作狀態無關，對輸入和輸出信號限制較弱。不需要修改與該動態比較器直接相連的前后級電路，可移植性好，適用性高。

附圖說明

圖1為本發明實施例提供的動態比較器的結構示意圖；

圖2為本發明實施例提供的預存放大器電路的結構示意圖；

圖3為本發明實施例提供的鎖存轉換電路的結構示意圖；

圖4為本發明實施例提供的輸出鎖存電路的結構示意圖。

具體實施方式

本申請實施例通過提供一種動態比較器，解決了現有技術中比較器抗單粒子翻轉與單粒子瞬態脈沖的性能差的技術問題；達到了提升比較器抗單粒子翻轉與單粒子瞬態脈沖的性能的技術效果。

為解決上述技術問題，本申請實施例提供技術方案的總體思路如下：

通過增加鎖存轉換電路將比較結果在輸出鎖存前進行單粒子翻轉抑制以及瞬態脈沖抑制；并具體通過四個常規反相器以及上級電路輸入信號共同控制四個使能反相器的電路結構，形成類似邏輯運算的結構形式，形成個單粒子翻轉獨立多支路，從而降低發生的概率。

為了更好的理解上述技術方案，下面將結合說明書附圖以及具體的實施方式對上述技術方案進行詳細說明，應當理解本發明實施例以及實施例中的具體特征是對本申請技術方案的詳細的說明，而不是對本申請技術方案的限定，在不沖突的情況下，本申請實施例以及實施例中的技術特征可以相互組合。

參見圖1，本發明實施例提供的一種動態比較器，包括：

預存放大器電路，用于執行比較操作并鎖存輸出比較結果；

鎖存轉換電路，與所述預存放大器電路相連，接收所述比較結果，消除單粒子翻轉以及單粒子瞬態脈沖，并輸出穩定的比較結果；

輸出鎖存電路，與所述鎖存轉換電路相連，接收所述穩定的比較結果，并鎖存輸出。

參見圖3，其中，所述鎖存轉換電路包括，帶使能控制的：第一使能控制反相器、第二使能控制反相器、第三使能控制反相器、第四使能控制反相器，不帶使能控制的：第一非使能控制反相器、第二非使能控制反相器、第三非使能控制反相器以及第四非使能控制反相器。

具體來講，所述預存放大器電路輸出比較結果信號邏輯A以及其反向信號邏輯A’；A’為A的邏輯非；需要說明的是，本實施例中，所述預存放電器電路包括四個輸出節點，輸出比較結果信號邏輯A的節點net11和net13，輸出其反向信號邏輯A’的net12和net14。

所述第一非使能反相器的輸入端連接net11，接收比較結果信號邏輯A，并輸出控制信號net21b；所述第三非使能反相器的輸入端連net13，接收接比較結果信號邏輯A并輸出控制信號net23b；所述第二非使能反相器的輸入端連接net12，接收反向信號邏輯A’，并輸出控制信號net22b，所述第四非使能反相器的輸入端連net14，接收接反向信號邏輯A’，并輸出控制信號net24b。

使能控制反相器共有四個，分別連接net11、net12、net13以及net14，獲取對應的控制信號net21、net22、net23以及net24；結合四個控制信號net21b、net22b、net23b、net24b實現控制。

具體來說，所述第一使能控制反相器的輸入端連接net11和net13，獲得控制信號net21和net23，控制端連接控制信號net22b和net24b，輸出端net25連接所述輸出鎖存電路。

所述第三使能控制反相器的輸入端連接net11和net13，獲得控制信號net21和net23，控制端連接控制信號net22b和net24b，輸出端net27連接所述輸出鎖存電路。

所述第二使能控制反相器的輸入端連接net12和net14，獲得控制信號net22和net24，控制端連接控制信號net21b和net23b，輸出端net26連接所述輸出鎖存電路。

所述第四使能控制反相器的輸入端連接net12和net14，獲取控制信號net22和net24，控制端連接控制信號net21b和net23b，輸出端net28連接所述輸出鎖存電路。

其中，控制信號net21、net22b、net23與net24b為邏輯A，net21b、net22、net23b與net24為邏輯A’。

進一步地，所述第一使能控制反相器包括：PMOS管M35和M36，NMOS管M37和M38。

所述M35的源極連接V_DD，漏極連接所述M36的源極，柵極連接net21；

所述M36的漏極連接所述M37的漏極以及輸出節點net25，柵極連接所述net23；

所述M37的源極連接所述M38的漏極，柵極連接所述控制信號net22b；

所述M38的源極接地，柵極連接所述控制信號net24b。

相似的，所述第三使能控制反相器包括：PMOS管M27和M28，NMOS管M29和M30。

所述M27的源極連接V_DD，漏極連接所述M28的源極，柵極連接net21；

所述M28的漏極連接所述M29的漏極以及輸出節點net27，柵極連接net23；

所述M29的源極連接所述M30的漏極，柵極連接所述控制信號net22b；

所述M30的源極接地，柵極連接所述控制信號net24b。

所述第二使能控制反相器包括：PMOS管M39和M40，NMOS管M41和M42。

所述M39的源極連接V_DD，漏極連接所述M40的源極，柵極連接net24；

所述M40的漏極連接所述M41的漏極以及輸出節點net26，柵極連接net22；

所述M41的源極連接所述M42的漏極，柵極連接所述控制信號net23b；

所述M42的源極接地，柵極連接所述控制信號net21b。

所述第四使能控制反相器包括：PMOS管M31和M32，NMOS管M33和M34。

所述M31的源極連接V_DD，漏極連接所述M32的源極，柵極連接net24；

所述M32的漏極連接所述M33的漏極以及輸出節點net28，柵極連接net22；

所述M33的源極連接所述M34的漏極，柵極連接所述控制信號net23b；

所述M34的源極接地，柵極連接所述控制信號net21b。

所述第一非使能控制反相器包括：PMOS管M43，NMOS管M44。

所述M43與所述M44的柵極相連并連接net21，漏極相連并與所述控制信號net21b相連；所述M43的源極連接V_DD，所述M44的源極接地。

所述第二非使能控制反相器包括：PMOS管M45，NMOS管M46；

所述M45與所述M46的柵極相連并連接net22，漏極相連并與所述控制信號net22b相連；所述M45的源極連接V_DD，所述M46的源極接地。

所述第三非使能控制反相器包括：PMOS管M47，NMOS管M48；

所述M47與所述M48的柵極相連并連接net23，漏極相連并與所述控制信號net23b相連；所述M47的源極連接V_DD，所述M48的源極接地。

所述第四非使能控制反相器包括：PMOS管M49，NMOS管M50；

所述M49與所述M50的柵極相連并連接net24，漏極相連并與所述控制信號net24b相連；所述M49的源極連接V_DD，所述M50的源極接地。

所述輸出節點net25、net26、net27和net28對應輸出鎖存電路的輸入節點net31、net32、net33以及net34。

參見圖2，所述預存放大器電路包括：第一放大比較電路；

所述第一放大比較電路包括：PMOS管M1、M2、M3及M4，NMOS管M5、M6、M7、M8及M9；

所述M1、M2、M3及M4的源極連接V_DD，所述M1、M4及M9的柵極連接控制信號CK，所述M7的柵極連接比較信號V1，所述M8的柵極連接比較信號V2，所述M2的柵極為輸出節點net14輸出比較結果信號邏輯A，所述M3的柵極為輸出節點net13輸出所述反向信號邏輯A’；

所述M1、M2以及M5的漏極與所述M6的柵極相連，所述M3、M4以及M6的漏極與所述M5的柵極相連；

所述M5的源極與所述M7的漏極相連，所述M6的源極與所述M8的漏極相連；

所述M7以及所述M8的源極與所述M9的漏極相連；

所述M9的源極接地。

進一步地，所述預存放大器電路還包括：第二放大比較電路；

所述第二放大比較電路包括：PMOS管M10、M11、M12及M13，NMOS管M14、M15、M16、M17及M18；

所述M10、M11、M12及M13的源極連接V_DD，所述M10、M13及M18的柵極連接控制信號CK，所述M16的柵極連接比較信號V1，所述M17的柵極連接比較信號V2，所述M11的柵極為輸出節點net12輸出比較結果信號邏輯A，所述M12的柵極為輸出節點net11輸出所述反向信號邏輯A’；

所述M10、M11以及M14的漏極與所述M15的柵極相連，所述M12、M13以及M15的漏極與所述M14的柵極相連；

所述M14的源極與所述M16的漏極相連，所述M15的源極與所述M17的漏極相連；

所述M16以及所述M17的源極與所述M18的漏極相連；

所述M18的源極接地；

其中，所述輸出節點net11與所述M1的漏極相連，所述輸出節點net12與所述M4的漏極相連，輸出節點net13與所述M10的漏極相連，輸出節點net14與所述M13的漏極相連。

參見圖4，所述鎖存電路包括：PMOS管M19、M20、M21以及M22，NMOS管M23、M24、M25以及M26；

所述M19、M20、M21以及M22的源極連接V_DD，M23、M24、M25以及M26的源極接地；

所述M19的柵極、所述M22的漏極、所述M25的柵極以及所述M26的漏極相連，并對應連接net28；所述M19的漏極、所述M22的柵極、所述M23的漏極以及所述M24的柵極相連，并連接net25以及輸出節點OUTB；

所述M20的柵極、所述M21的漏極、所述M25的漏極以及所述M26的柵極相連，并連接net27；所述M20的漏極、所述M21的柵極、所述M23的柵極以及所述M24的漏極相連，并連接net26以及輸出節點OUT。

進一步地，所述PMOS管以及NMOS管均為金屬-氧化物半導體場效應晶體管。

下面將分別介紹具體的工作過程。

該動態比較器包括三個子電路：預存放大器電路10、鎖存轉換電路20和輸出鎖存電路30。分別完成預充放大、鎖存轉換和數據鎖存三個功能。

預存放大器電路10的輸入端口為比較信號V1、V2和時鐘信號CK；輸出端口為net11、net12、net13和net14。包含18個MOST，構成兩個預充放大電路。其中M1、M4、M9、M10、M13與M18的柵極與時鐘CK相連，用于控制靈敏放大器同步控制。M7、M8、M16與M17柵極分別連接比較信號V1和V2，用于比較V1和V2的電壓大小。M2、M3、M5、M6、M11、M12、M14和M15構成鎖存控制電路，net11、net12、net13和net14用于鎖存比較結果。

CK為時鐘信號，用于同步控制電路。當CK為低電平(“0”)時，電流源M9和M18關斷，上拉MOST M1、M4、M10與M13導通，使電路處于預充狀態。此時節點net11、net12、net13與net14均為高電平(“1”)，由于所有的P型MOST漏端與體端電位差為零，對單粒子不敏感。所有N型MOST雖然漏端與體端有電位差，但有兩個原因可以忽略其單粒子影響：第一，M5、M6、M14與M15作為等效電阻對電壓抖動濾波，減小了net11、net12、net13與net14上的電位變化；第二，由于M9與M18關斷，net11、net12、net13與net14上的電位變化會迅速恢復。

當CK為“1”時，M9與M18導通，形成電流源。流過M7、M8、M16與M17上的電流大小與V1、V2的電壓大小有關，電壓較大的MOST會流過更多的電流，節點net11、net12、net13與net14下降的更快，同時在M5、M6、M14與M15的正反饋作用下迅速完成電壓比較，使net11與net13電位相同(假設電位為邏輯A)，net12與net14電位相同(電位為邏輯A’)，A’為A的邏輯非。

鎖存轉換電路20的輸入端口為net21、net22、net23和net24；輸出端口為net25、net26、net27和net28。子電路20中包含24個MOST，構成8個反相器。其中M43、M44、M45、M46、M47、M48、M49和M50構成了4個常見的反相器，M27、M28、M29、M30、M31、M32、M33、M34、M35、M36、M37、M38、M39、M40、M41和M42構成4個帶使能控制的反相器。常見反相器的輸出信號與子電路20的輸入信號共同控制使能反相器，可以消除單粒子翻轉與單粒子瞬態對節點電壓的影響，并將穩定的比較結果傳遞到子電路30中鎖存。

輸入信號與反向信號一同控制使能反相器，其中控制信號net21、net22b、net23與net24b為邏輯A，net21b、net22、net23b與net24為邏輯A’，因此net25與net27輸出邏輯A’，net26與net28輸出邏輯A。由于這些控制信號分別來自不同電路分支，它們出現單粒子瞬態脈沖的概率是相互獨立的。此外，使能控制反相器的一個特點就是只有當全部控制信號都為同一電位時才會改變輸出，否則反相器邏輯不發生變化。從而達到消除單粒子瞬態脈沖的目的。

由于子電路10在預充狀態下的全部輸出為“1”，為無效結果，子電路20需要屏蔽這一結果，使能反相器可以完成這一工作。當輸入均為“1”時，構成使能反相器的P型MOST柵極全部為“1”，N型MOST柵極全部為“0”，使能反相器的輸出為高阻狀態，預充狀態下不會傳輸數據。

輸出鎖存電路的輸入端口為net31、net32和net33；輸出端口為OUT和OUTB。子電路30中包含8個MOST，構成鎖存電路。輸出端OUT、OUTB分別與net32、net31相連。

該鎖存電路包含4個存儲節點，即net31、net32、net33與net34，其中net31與net33存儲數據相同，為邏輯A’，net32與net34存儲數據相同，為邏輯A。與存儲節點(邏輯A)相連的P型MOST和N型MOST的柵極分別連接到兩個反向邏輯存儲節點(邏輯A’)，也就是說存儲節點受到反向邏輯存儲節點的保護，因此任意MOST產生單粒子瞬態脈沖不會導致存儲節點的數據發生變化。

選擇子電路30中任一個邏輯為A的存儲節點作為輸出OUT，選擇任一個邏輯為A’的存儲節點作為輸出OUTB。輸出結果將滿足：當V1大于V2時，A為“1”，A’為“0”；當V1小于V2時，A為“0”，A’為“1”。

本申請實施例中提供的一個或多個技術方案，至少具有如下技術效果或優點：

本申請實施例中提供的動態比較器革新現有加固技術結構，可以應用于各種工藝中，不受電荷共享特性限制；具體來說，基于現有比較器的預存放大器電路加輸出鎖存電路的結構形式，創造性的增加了鎖存轉換電路，并具體采用4個常規反相器輸出的控制信號以及上級電路的輸出信號共同控制4個使能控制反相器，消除單粒子翻轉和單粒子瞬態對節點電壓的影響，并將穩定的比較結果傳遞到輸出鎖存電路中；由于這些控制信號分別來自不同電路分支，它們出現單粒子瞬態脈沖的概率是相互獨立的。此外，使能控制反相器的一個特點就是只有當全部控制信號都為同一電位時才會改變輸出，否則反相器邏輯不發生變化；從而達到消除單粒子瞬態脈沖的目的。

另一方面，本方案中抗單粒子翻轉與單粒子瞬態脈沖能力與版圖排列無關，降低了設計復雜度，提高成品率。電路抗子翻轉與單粒子瞬態脈沖能力與電路工作狀態無關，對輸入和輸出信號限制較弱。不需要修改與該動態比較器直接相連的前后級電路，可移植性好，適用性高。

最后所應說明的是，以上具體實施方式僅用以說明本發明的技術方案而非限制，盡管參照實例對本發明進行了詳細說明，本領域的普通技術人員應當理解，可以對本發明的技術方案進行修改或者等同替換，而不脫離本發明技術方案的精神和范圍，其均應涵蓋在本發明的權利要求范圍當中。