一種降低芯片功耗的電路的制作方法
【專利摘要】本實用新型涉及一種降低芯片功耗的電路，該電路包括下拉電阻、零閾值管、負電壓輸出元件、控制元件，下拉電阻一端和負電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，控制元件另一端可被控制地接地或與負電壓輸出元件的輸出端連接。本實用新型的方案中，作為負電壓輸出裝置的電荷泵和零閾值管在CMOS工藝中均可以做，方便集成的同時也大大降低了芯片設計和制造成本。
【專利說明】
一種降低芯片功耗的電路
技術領域
[0001]本實用新型涉及一種降低芯片功耗的電路。
【背景技術】
[0002]現有的芯片中，常常通過下拉電阻實現模式的識別。例如，EMARKER芯片就是其中的一種。
[0003]為提高產品品質、確保使用者體驗，USB纜線制造商正大舉在Type-C傳輸線中導入電子標記(E-Marker)晶片，帶動相關解決方案需求迅速增溫，成為晶片設計業者搶搭USBType-C順風車的另一產品研發焦點。Type-C同時可做的事太多，系統的設置(Configurat1n)情形如支援電流、傳輸速率等，有很多不同的組合。舉例來說，假設某主控端與裝置端系統是采用Type-C搭配USB H)的設計，且皆支援5安培(A)電流，若使用者拿僅支援3安培電流的Type-C線纜來串接兩部系統，就很可能造成線纜燒毀。因此E-Marker晶片主要系用于Type-C線纜中，讓線纜制造商在產品出廠時，可將線纜的規格資料和特性，例如支援的傳輸率、電力大小，甚至使用狀況判斷和應變機制，統統燒錄在E-Marker晶片中，以便在使用者串接發生問題時，能即時判斷并顯示警示訊息，或自動調整設置將狀況排除，進而確保產品品質及安全。
[0004]現有的e-marker芯片是通過在vconn端加IK下拉電阻來識別。如圖1，識別到5.1K下拉電阻的線為CC，識別到IK下拉電阻的線為Vconn，e-marker芯片是通過在vconn端加IK下拉電阻來識別。Vconn端電壓典型值為5V，在IK下拉電阻上回有25mW的功率損耗。現有技術中，采用圖2的方案解決，此方案缺點是CMOS工藝中沒有JFET，而普通芯片為降低成本都使用CMOS工藝，若需在芯片中集成JFET，芯片的成本會大幅度增加。
【實用新型內容】
[0005]為了解決上述技術問題，本實用新型提供了一種降低芯片功耗的電路，所述電路包括下拉電阻、零閾值管、負電壓輸出元件、控制元件，所述下拉電阻一端和負電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負電壓輸出元件的輸出端連接。
[0006]所述零閾值管接地時，零閾值管導通;所述零閾值管與負電壓輸出元件的輸出端連接時，電荷栗產生-2V的電壓，零閾值管關斷。
[0007 ]所述零閾值管的閾值電壓小于或等于-0.7 V。
[0008]所述負電壓輸出元件為電荷栗，所述電荷栗將正電壓轉變為負電壓。
[0009]所述電荷栗轉變的負電壓小于零閾值管的閾值電壓。
[0010]所述控制元件包括第一MOS開關管和第二 MOS開關管，所述第一 MOS開關管的柵極與第一控制端連接，所述第一 MOS開關管的漏極與負電壓輸出元件的輸出端連接，所述第一MOS開關管的源極與零閾值管的柵極連接，第二 MOS開關管的柵極與第二控制端連接，所述第二 MOS開關管的漏極與負電壓輸出兀件的輸出端連接，所述第二 MOS開關管的源極與零閾值管的柵極連接。
[0011 ] 一種降低芯片功耗的方法，包括以下步驟:
[0012]所述芯片包括用于電壓識別的下拉電阻，所述電路包括下拉電阻、零閾值管、負電壓輸出元件、控制元件，所述下拉電阻一端和負電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負電壓輸出元件的輸出端連接；
[0013]當處于識別狀態時，所述零閾值管接地，零閾值管導通；
[0014]當不處于識別狀態時，所述零閾值管負電壓輸出元件的輸出端與電荷栗的輸出端連接，電荷栗產生-2V的電壓，零閾值管關斷，下拉電阻無功率損耗。
[0015]一種降低芯片功耗的方法，所述控制元件包括第一 MOS開關管和第二 MOS開關管，所述第一 MOS開關管的柵極與第一控制端連接，所述第一 MOS開關管的漏極與負電壓輸出元件的輸出端連接，所述第一 MOS開關管的源極與零閾值管的柵極連接，第二 MOS開關管的柵極與第二控制端連接，所述第二 MOS開關管的漏極接地，所述第二 MOS開關管的源極與零閾值管的柵極連接；
[0016]當處于識別狀態時，所述第一控制端無電壓輸入，第二控制端輸入電壓，零閾值管接地，零閾值管導通；
[0017]當不處于識別狀態時，所述第一控制端輸入電壓，第二控制端無電壓輸入，零閾值管負電壓輸出元件的輸出端與電荷栗的輸出端連接，電荷栗產生-2V的電壓，零閾值管關斷，下拉電阻無功率損耗。
[0018]—種芯片，所述芯片包括上述的降低芯片功耗的電路。
[0019]—種電子設備，所述電子設備包括上述的芯片。
[0020]本實用新型的方案中，作為負電壓輸出裝置的電荷栗和零閾值管在CMOS工藝中均可以做，方便集成的同時也大大降低了芯片設計和制造成本。
[0021]參考以下詳細說明更易于理解本申請的上述以及其他特征、方面和優點。
【附圖說明】

[0022]圖1為現有技術中的一種芯片的模式識別的電路示意圖。
[0023]圖2為現有技術中芯片的下拉電阻功耗控制的電路圖。
[0024]圖3為本實用新型的降低芯片功耗電路圖。
[0025]圖4為本實用新型的降低芯片功耗另一種電路圖。
[0026]其中，附圖標記如下所示:
[0027]下拉電阻Rl控制元件Kl第一MOS開關管Ml第二MOS開關管M2第一控制端Gl第二控制端G2零閾值管MO負電壓輸出元件Fl
【具體實施方式】
[0028]為使本實用新型實施例的目的、技術方案和優點更加清楚，下面將結合本實用新型實施例的附圖，對本實用新型實施例的技術方案進行清楚、完整地描述。顯然，所描述的實施例是本實用新型的一部分實施例，而不是全部的實施例。基于所描述的本實用新型的實施例，本領域普通技術人員在無需創造性勞動的前提下所獲得的所有其它實施例，都屬于本實用新型保護的范圍。
[0029]除非另作定義，此處使用的技術術語或者科學術語應當為本實用新型所屬領域內具有一般技能的人士所理解的通常意義。本實用新型專利申請說明書以及權利要求書中使用的“第一”、“第二”以及類似的詞語并不表示任何順序、數量或者重要性，而只是用來區分不同的組成部分。同樣，“一個”或者“一”等類似詞語也不表示數量限制，而是表示存在至少一個。
[0030]—種降低芯片功耗的電路，所述電路包括下拉電阻、零閾值管、負電壓輸出元件、控制元件，所述下拉電阻一端和負電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負電壓輸出元件的輸出端連接。所述零閾值管接地時，零閾值管導通，所述零閾值管與負電壓輸出元件的輸出端連接時，電荷栗產生-2V的電壓，零閾值管關斷。
[0031 ]本實用新型的零閾值管是指閾值電壓小于O的MOS管，例如，閾值電壓為-0.5、-0.7、_1V的MOS管，該MOS管能夠在柵極輸入O電壓時導通，作為一種優選的技術方案，本實用新型所述零閾值管的閾值電壓小于或等于-0.7V。當零閾值管的柵極接入低于閾值電壓的負電壓，則零閾值管關斷，當零閾值管的柵極接地時，零閾值管導通。
[0032]本實用新型的負電壓輸出元件可以是現有技術中的任意一種負電壓輸出元件，所述負電壓輸出元件的輸出電壓應當低于零閾值管的閾值電壓，當負電壓輸出元件將負壓輸送至零閾值管的柵極，則零閾值管關斷，當零閾值管的柵極接地時，零閾值管導通。作為一種優選的技術方案，本實用新型所述負電壓輸出元件為電荷栗，所述電荷栗將正電壓轉變為負電壓。所述電荷栗轉變的負電壓小于零閾值管的閾值電壓。
[0033]作為一種優選的技術方案，所述控制元件包括第一MOS開關管和第二 MOS開關管，所述第一 MOS開關管的柵極與第一控制端連接，所述第一 MOS開關管的漏極與負電壓輸出元件的輸出端連接，所述第一 MOS開關管的源極與零閾值管的柵極連接，第二 MOS開關管的柵極與第二控制端連接，所述第二 MOS開關管的漏極與負電壓輸出元件的輸出端連接，所述第二MOS開關管的源極與零閾值管的柵極連接。
[0034]本實用新型還提供一種降低芯片功耗的方法，所述芯片包括用于電壓識別的下拉電阻，所述電路包括下拉電阻、零閾值管、負電壓輸出元件、控制元件，所述下拉電阻一端和負電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負電壓輸出元件的輸出端連接;該方法包括以下步驟:
[0035]當處于識別狀態時，所述零閾值管接地，零閾值管導通；當不處于識別狀態時，所述零閾值管負電壓輸出元件的輸出端與電荷栗的輸出端連接，電荷栗產生-2V的電壓，零閾值管關斷，下拉電阻無功率損耗。
[0036]作為一種優選的技術方案本實用新型還提供了另一種降低芯片功耗的方法，所述芯片包括用于電壓識別的下拉電阻，所述電路包括下拉電阻、零閾值管、負電壓輸出元件、控制元件，所述下拉電阻一端和負電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負電壓輸出元件的輸出端連接;所述控制元件包括第一MOS開關管和第二 MOS開關管，所述第一 MOS開關管的柵極與第一控制端連接，所述第一 MOS開關管的漏極與負電壓輸出元件的輸出端連接，所述第一 MOS開關管的源極與零閾值管的柵極連接，第二 MOS開關管的柵極與第二控制端連接，所述第二 MOS開關管的漏極接地，所述第二 MOS開關管的源極與零閾值管的柵極連接;該方法包括以下步驟:
[0037]當處于識別狀態時，所述第一控制端無電壓輸入，第二控制端輸入電壓，零閾值管接地，零閾值管導通；當不處于識別狀態時，所述第一控制端輸入電壓，第二控制端無電壓輸入，零閾值管負電壓輸出元件的輸出端與電荷栗的輸出端連接，電荷栗產生-2V的電壓，零閾值管關斷，下拉電阻無功率損耗。
[0038]—種芯片，所述芯片包括上述的降低芯片功耗的電路。
[0039]—種電子設備，所述電子設備包括上述的芯片。
[0040]實施例1
[0041]如圖3所示，一種降低芯片功耗的電路，該電路包括下拉電阻、零閾值管、負電壓輸出元件、控制元件，下拉電阻一端和負電壓輸出元件輸入端引入5V的電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，控制元件另一端可被控制地接地或與負電壓輸出元件的輸出端連接。零閾值管接地時，零閾值管導通，零閾值管與負電壓輸出元件的輸出端連接時，電荷栗產生-2V的電壓，零閾值管關斷。零閾值管的閾值電壓為-0.7V。負電壓輸出元件為電荷栗，電荷栗將正電壓轉變為負電壓。所述電荷栗轉變的負電壓小于零閾值管的閾值電壓。
[0042]實施例2
[0043]如圖4所示，一種降低芯片功耗的電路，電路包括下拉電阻、零閾值管、負電壓輸出元件、控制元件，下拉電阻一端和負電壓輸出元件輸入端引入5V的電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，控制元件另一端可被控制地接地或與負電壓輸出元件的輸出端連接。零閾值管接地時，零閾值管導通，零閾值管與負電壓輸出元件的輸出端連接時，電荷栗產生-2V的電壓，零閾值管關斷。零閾值管的閾值電壓為-0.7V。負電壓輸出元件為電荷栗，電荷栗將正電壓轉變為負電壓。電荷栗轉變的負電壓小于零閾值管的閾值電壓。控制元件包括第一 MOS開關管和第二MOS開關管，所述第一 MOS開關管的柵極與第一控制端連接，第一 MOS開關管的漏極與負電壓輸出元件的輸出端連接，第一 MOS開關管的源極與零閾值管的柵極連接，第二 MOS開關管的柵極與第二控制端連接，第二 MOS開關管的漏極接地，第二 MOS開關管的源極與零閾值管的柵極連接。
[0044]以上所述，僅為本實用新型的較佳實施例而已，并非用于限定本實用新型的保護范圍。凡是根據本【實用新型內容】所做的均等變化與修飾，均涵蓋在本實用新型的專利范圍內。
【主權項】
1.一種降低芯片功耗的電路，所述電路包括下拉電阻、零閾值管、負電壓輸出元件、控制元件，所述下拉電阻一端和負電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負電壓輸出元件的輸出端連接。2.根據權利要求1所述的一種降低芯片功耗的電路，其特征在于，所述零閾值管接地時，零閾值管導通，所述零閾值管與負電壓輸出元件的輸出端連接時，電荷栗產生-2V的電壓，零閾值管關斷。3.根據權利要求1所述的一種降低芯片功耗的電路，其特征在于，所述零閾值管的閾值電壓小于或等于-0.7V。4.根據權利要求1所述的一種降低芯片功耗的電路，其特征在于，所述負電壓輸出元件為電荷栗，所述電荷栗將正電壓轉變為負電壓。5.根據權利要求4所述的一種降低芯片功耗的電路，其特征在于，所述電荷栗轉變的負電壓小于零閾值管的閾值電壓。6.根據權利要求1所述的一種降低芯片功耗的電路，其特征在于，所述控制元件包括第一MOS開關管和第二 MOS開關管，所述第一 MOS開關管的柵極與第一控制端連接，所述第一MOS開關管的漏極與負電壓輸出元件的輸出端連接，所述第一 MOS開關管的源極與零閾值管的柵極連接，第二 MOS開關管的柵極與第二控制端連接，所述第二 MOS開關管的漏極與負電壓輸出元件的輸出端連接，所述第二 MOS開關管的源極與零閾值管的柵極連接。
【文檔編號】H03K19/003GK205725701SQ201620563828
【公開日】2016年11月23日
【申請日】2016年6月13日
【發明人】萬利劍, 王濤
【申請人】成繹半導體技術（上海）有限公司