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背景技術：

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全數字鎖相環(adpll)是具有數字相位檢測器、數字環路(loop)濾波器和數字控制振蕩器的pll。考慮到小的電路面積、可測試性和可編程性，adpll具有優于模擬pll的有益方面。常規adpll包括時間-數字轉換器(tdc)、分頻器和數字控制振蕩器(dco)。當dco生成輸出時鐘信號時，分頻器將輸出時鐘信號除以預先確定的分頻因子，并且tdc測量經分頻的時鐘信號與參考時鐘信號之間的相位差。tdc的有限分辨率導致量化誤差，并且因此增加了adpll的整體相位噪聲。

技術實現要素：

在實施例中，數字鎖相環(dpll)電路包括數字-時間轉換器(dtc)，其被配置成根據延遲控制信號通過延遲參考時鐘信號來生成延遲的參考時鐘信號；以及耦合到dtc的輸出的時間-數字轉換器(tdc)。tdc被配置成根據延遲的參考時鐘信號對轉變(transition)信號的值進行采樣，并且生成指示延遲的時鐘信號與輸入時鐘信號之間的相位差的輸出信號。轉變信號在邏輯高值和邏輯低值之間轉變。

在實施例中，dpll電路還包括控制器，該控制器包括δ-σ調制器，該控制器被配置成根據來自δ-σ調制器的輸出序列來生成延遲控制信號和分頻器控制信號；以及分頻器，該分頻器被配置成根據分頻器控制信號來對dpll的輸出時鐘信號的頻率進行分頻，以輸出輸入時鐘信號。dtc生成延遲的參考時鐘信號，其包括與輸入時鐘信號中的第二相位誤差基本上相同的第一相位誤差，第一相位誤差和第二相位誤差與δ-σ調制器的量化誤差相關聯。

在實施例中，tdc包括斜率(slope)生成電路，其被配置成根據輸入時鐘信號生成轉變信號；以及模數轉換器(adc)，其被配置成在與延遲的參考時鐘信號的邊沿相對應的時間對轉變信號的值進行采樣以生成來自tdc的輸出信號。

在實施例中，斜率生成電路包括第一緩沖器，其被配置成根據輸入時鐘信號來提供電流；電阻器，其具有耦合到第一緩沖器的輸出以接收電流的第一端、以及耦合到第一輸出節點以傳送所接收的電流的第二端；以及第一電容器，其具有耦合到第一輸出節點以接收所傳送的電流的第一端、以及耦合到接地的第二端，該第一電容器被充電以在第一輸出節點處生成轉變信號。adc包括被配置成響應于延遲的參考時鐘信號而將第一輸出節點耦合到第二輸出節點的開關元件、以及具有耦合到第二輸出節點的第一端和耦合到接地的第二端的第二電容器。

在實施例中，tdc包括被配置成根據延遲的參考時鐘信號來提供電流的緩沖器；具有耦合到緩沖器的輸出以接收電流的第一端的電阻器；具有第一端和第二端的電容器，第一端耦合到輸出節點，第二端耦合到接地；以及開關元件，其被配置成響應于延遲的參考時鐘而將電阻器的第二端耦合到電容器的第一端，以使流過電阻器的電流對電容器進行充電，以在輸出節點處生成轉變信號。

在實施例中，dtc包括第一晶體管、具有耦合到接地的源極的第二晶體管、具有耦合到第一晶體管的漏極的第一端和耦合到第二晶體管的漏極的第二端的第一電阻器、耦合到第一電阻器的第一端并且被配置成根據延遲控制信號來調整第一電容值的第一電容器組、以及具有耦合到第一電阻器的第一端的第一端和耦合到接地的第二端的電容器。

在實施例中，dtc還包括第三晶體管、具有耦合到接地的源極的第四晶體管、具有耦合到第三晶體管的漏極的第一端和耦合到第四晶體管的漏極的第二端的第二電阻器、以及耦合到第二電阻器的第一端并且被配置成根據延遲控制信號的互補版本來調整第二電容值的第二電容器組。

在實施例中，dpll電路還包括環路濾波器，其被配置成從tdc去除輸出信號的高頻分量。環路濾波器包括比例路徑(path)和積分路徑，比例路徑和積分路徑并行操作。

在實施例中，dpll電路還包括被配置成根據環路濾波器的輸出信號來生成dco時鐘信號的數字控制振蕩器(dco)；包括δ-σ調制器的控制器，該控制器被配置成根據來自δ-σ調制器的輸出序列來生成延遲控制信號和分頻器控制信號；以及分頻器，其被配置成根據分頻器控制信號對dco時鐘信號的頻率進行分頻以生成分頻時鐘信號，分頻時鐘信號與輸入時鐘信號相對應。

在實施例中，控制器還包括累加器，其被配置成累加δ-σ調制器的量化誤差；增益校正電路，其被配置成根據來自tdc的輸出信號和量化誤差來生成增益校正因子；以及乘法器，被配置成將量化誤差的累加值與增益校正因子相乘以生成延遲控制信號。

在實施例中，dpll電路還包括數字控制振蕩器(dco)，其被配置成根據來自tdc的輸出信號來生成dco時鐘信號，dco時鐘信號是輸入時鐘信號并且具有高于延遲的參考時鐘信號的頻率的頻率，輸入時鐘信號包括與轉變信號相對應的部分，并且控制器包括δ-σ調制器，該控制器被配置成根據來自δ-σ調制器的輸出序列來生成延遲控制信號。

在實施例中，dpll電路還包括頻率調整器，其被配置成測量參考時鐘信號的頻率和dco時鐘信號的頻率，并且將dco時鐘的頻率調整為基本上等于目標頻率。

在實施例中，控制器還包括累加器，其被配置成累加δ-σ調制器的量化誤差；增益校正電路，其被配置成根據來自tdc的輸出信號和量化誤差來生成增益校正因子；以及乘法器，其被配置成將量化誤差的累加值與增益校正因子相乘以生成延遲控制信號。

在實施例中，一種控制數字鎖相環(dpll)的方法，包括：根據延遲控制信號來延遲參考時鐘信號，根據延遲的參考時鐘信號對轉變信號的值進行采樣，并且生成指示延遲的時鐘信號與輸入時鐘信號之間的相位差的輸出信號，該轉變信號在邏輯高值與邏輯低值之間轉變。該方法還包括根據輸出信號來生成數字控制振蕩器(dco)時鐘信號。

在實施例中，該方法還包括：根據來自δ-σ調制器的輸出序列來生成延遲控制信號和分頻器控制信號，根據分頻器控制信號對dco時鐘信號的頻率進行分頻以輸出輸入時鐘信號，以及抵消延遲的參考時鐘信號中的第一相位誤差和輸入時鐘信號中的第二相位誤差以基本上去除由于δ-σ調制器的量化誤差而引起的dco時鐘信號中的相位誤差，第一相位誤差和第二相位誤差與δ-σ調制器的量化誤差相關聯。

在實施例中，該方法還包括：根據輸入時鐘信號來生成轉變信號。對轉變信號的值進行采樣包括：在與延遲的參考時鐘信號的邊沿相對應的時間進行采樣。

在實施例中，該方法還包括：使電流流過電阻器以對第一電容器充電以根據輸入時鐘信號來生成轉變信號，并且將第一電容器的第一端耦合到第二電容器的一端以響應于延遲的參考時鐘信號對轉變信號的值進行采樣，第一電容器的第二端連接到接地。

在實施例中，該方法還包括：根據輸入時鐘信號向電阻器提供電流，并且將電阻器耦合到電容器的第一端以響應于延遲的參考時鐘信號對轉變信號的值進行采樣，電容器的第二端耦合到接地。

在實施例中，dco時鐘信號是輸入時鐘信號，并且具有高于延遲的參考時鐘信號的頻率的頻率，并且輸入時鐘信號包括與轉變信號相對應的部分。該方法還包括：根據來自δ-σ調制器的輸出序列來生成延遲控制信號。

在實施例中，該方法還包括：測量參考時鐘信號的頻率和dco時鐘信號的頻率，并且根據所測量的參考時鐘信號的頻率和所測量的dco時鐘信號的頻率將dco時鐘信號的頻率調整為基本上等于目標頻率。

附圖說明

圖1是根據實施例的adpll的框圖。

圖2是根據實施例的圖1的adpll的控制器的框圖。

圖3是根據實施例的圖1的adpll的dtc的電路圖。

圖4圖示了根據實施例的圖3的dtc的操作。

圖5a是根據實施例的包括采樣電路的圖1的adpll的tdc的電路圖。

圖5b是根據另一實施例的包括采樣電路的圖1的adpll的tdc的電路圖。

圖6圖示了根據實施例的圖5a或圖5b的tdc的操作。

圖7圖示了根據實施例的圖1的adpll的反饋回路的線性化模型。

圖8是根據實施例的圖1的adpll的tdc的斜率生成電路的電路圖。

圖9是根據另一實施例的adpll的框圖。

圖10是圖示了根據實施例的由圖1的adpll或圖9的adpll執行的過程的流程圖。

具體實施方式

圖1是根據實施例的adpll電路1-100的框圖。圖1的adpll1-100包括參考振蕩器1-110、數字-時間轉換器(dtc)1-120、時間-數字轉換器(tdc)1-130、數字處理器1-140、數字控制振蕩器(dco)1-150、分頻器1-160和控制器1-170。

參考振蕩器1-110生成參考時鐘信號ckref。dtc1-120根據數字延遲控制信號dctr來延遲參考時鐘信號ckref，并且將延遲的參考時鐘信號ckrefd輸出到反饋回路1-180。

包括tdc1-130、數字處理器1-140、dco1-150和分頻器1-160的反饋環路1-180生成具有頻率fckdiv的分頻時鐘信號ckdiv和具有頻率fckdco的dco時鐘信號ckdco。dco時鐘信號ckdco的頻率fckdco由等式1代表：

fckdco＝fckdiv*(nint+kfrac)等式1

在等式1中，nint和kfrac分別是分頻器1-160的目標分頻因子的整數值和分數值。

分頻器1-160對dco時鐘信號ckdco進行分頻以生成分頻時鐘信號ckdiv。在實施例中，分頻器1-160是具有多個分頻因子的多模分頻器。例如，當分頻器1-160具有第一分頻因子和第二分頻因子時，分頻器1-160根據分頻器控制信號div分別在預先確定的時間間隔的第一部分和第二部分期間選擇第一分頻因子和第二分頻因子。分頻器1-160在時間間隔的第一部分期間通過第一分頻因子和在時間間隔的第二部分期間通過第二分頻因子對dco時鐘信號ckdco的頻率進行分頻。通過使用分頻器控制信號div來控制第一部分和第二部分的相對持續時間，在時間間隔上使用第一分頻因子和第二分頻因子產生的分頻基本上等于目標分頻因子，目標分頻因子介于第一分頻因子和第二分頻因子之間。

控制器1-170根據分頻時鐘信號ckdiv和目標分頻因子來生成分頻器控制信號div和數字延遲控制信號dctr。在實施例中，控制器1-170包括δ-σ調制器1-230，并且控制器1-170使用來自δ-σ調制器1-230的輸出序列來生成數字延遲控制信號dctr和分頻器控制信號div，如將在下文參考圖2更詳細地描述的。在本實施例中，分頻器1-160使用分頻器控制信號div來生成分頻時鐘信號ckdiv，結果，δ-σ調制器1-230的量化誤差在分頻時鐘信號ckdiv中引入相位誤差。如果分頻時鐘信號ckdiv中的相位誤差未被去除，則相位誤差通過tdc1-130、數字處理器1-140和dco1-150傳播，并且可能導致dco時鐘信號ckdco中的相位誤差。

為了基本上去除分頻時鐘信號ckdiv中的相位誤差，dtc1-120延遲參考時鐘信號ckref與數字延遲控制信號dctr相對應的時間，并且輸出延遲的參考時鐘信號ckrefd。具體地，延遲的參考時鐘信號ckrefd包括與由δ-σ調制器1-230的量化誤差產生的分頻時鐘信號ckdiv中的相位誤差基本相同的相位誤差，導致取消延遲的參考時鐘信號ckrefd中的相位誤差和分頻時鐘信號ckdiv中的相位誤差。結果，基本上去除了由δ-σ調制器1-230的量化誤差產生的adpll1-100的dco輸出時鐘ckdco的相位誤差分量。另外，延遲的時鐘信號ckrefd和分頻時鐘信號ckdiv之間的時間的相位差變得比參考時鐘信號ckref和分頻時鐘信號ckdiv之間的時間的相位差更短，例如，小于25ps或10ps。

tdc1-130接收延遲的時鐘信號ckrefd和分頻時鐘信號(或輸入時鐘信號)ckdiv，并且生成數字輸出信號tdcout。數字輸出信號tdcout與延遲的時鐘信號ckrefd和分頻時鐘信號ckdiv之間的相位差相對應。在實施例中，tdc1-130包括斜率生成電路(sgen)1-131和模數轉換器(adc)1-133。sgen1-131生成在預先確定的時間間隔期間在邏輯低值和邏輯高值之間變化的模擬信號(或轉變信號)，并且將模擬信號提供給adc1-133。adc1-133在與延遲的參考時鐘信號ckrefd的邊沿相對應的時間對來自sgen1-131的模擬信號的值進行采樣，并且將采樣的值轉換為數字輸出信號tdcout。

因為延遲的時鐘信號ckrefd和分頻時鐘信號ckdiv之間的相位差短，所以用于對相位差進行采樣的sgen1-131的時間間隔也短，例如，小于25ps或10ps。因為sgen1-131的模擬信號在這樣短的時間間隔內在給定范圍內改變其值，所以sgen1-131的模擬信號以陡峭的斜率而改變。

例如，在實施例中，模擬信號在等于100ps的時間間隔內從0v增加到1v，斜率等于10gv/s。因為tdc1-130的時間分辨率是時間間隔與adc1-133的若干個位的比率，所以短時間間隔導致tdc1-130的精細分辨率。例如，當adc1-133是具有1v范圍的8位adc時，tdc1-130的時間分辨率基本上等于400fs。tdc1-130的這種精細分辨率減少了由于tdc1-130的量化誤差導致的噪聲分量，并且因此減少了與adpll1-100的輸出時鐘信號相對應的dco輸出時鐘信號ckdco中的整體相位噪聲。

數字處理器1-140去除數字輸出信號tdcout的高頻分量，并且將振蕩器調諧信號ots輸出到dco1-150。在實施例中，數字處理器1-140包括積分路徑，其使得數字輸出信號tdcout的平均值在鎖定狀態下為零，并且因此tdc1-130的響應保持基本上線性，如下文參考圖6更詳細地所描述的。

dco1-150對振蕩器調諧信號ots執行數字到頻率轉換以生成dco時鐘信號ckdco。dco時鐘信號ckdco是具有頻率fckdco的周期性波形，其是振蕩器轉向信號ots的函數。

圖2是根據實施例的適于用作圖1的控制器1-170的控制器2-170的框圖。圖2的控制器2-170包括δ-σ調制器2-230、加法器220、減法器225、累加器(或第一累加器)215、增益校準電路(或增益校正電路)210和乘法器(或第一乘法器)205。

δ-σ調制器2-230接收分頻器(例如，圖1的分頻器1-160)的目標分頻因子的分數值kfrac和分頻時鐘信號ckdiv(例如，圖1的分頻時鐘信號ckdiv)。基于所接收的分數值kfrac和分頻時鐘信號ckdiv，δ-σ調制器2-230生成序列seq，使得序列seq的平均值基本上等于分數值kfrac。在實施例中，δ-σ調制器2-230是生成二進制序列的二階多級噪聲整形(mash)調制器。在另一實施例中，δ-σ調制器2-230是一階mash調制器或三階mash調制器。

加法器220將目標分頻因子的整數值nint與序列seq的值相加，以便向分頻器提供分頻器控制信號div。分頻器選擇與分頻器控制信號div的值對應的多個分頻因子中的一個分頻因子，并且通過所選擇的分頻因子對來自dco(圖1的dco1-150)的輸出時鐘信號(例如，圖1的dco時鐘信號ckdco)的頻率進行分頻以輸出分頻時鐘信號ckdiv。

減法器225從序列seq的值中減去分數值kfrac，以便向累加器215和增益校準電路210提供量化誤差信號qe。量化誤差信號qe的值指示在與分數值kfrac近似時由序列seq引起的瞬時誤差。

量化誤差信號qe的值以與分頻時鐘信號ckdiv的頻率相對應的速率更新，并且數字延遲控制信號dctr的值指示dtc(例如，圖1的dtc1-120))的延遲時間，該延遲時間與參考時鐘信號(例如，圖1的參考時鐘信號ckref)的相位延遲相對應。因此，頻域中的量化誤差信號qe的值被轉換為相位域中的值，然后將所轉換的值縮放到數字延遲控制信號dctr的對應的值。

為了將頻域中的量化誤差信號qe的值轉換為相位域中的累加的量化誤差信號qeacc的值，累加器215累加量化誤差信號qe的值以輸出累加的量化誤差信號qeacc。為了將累加的量化誤差信號qeacc的值縮放到數字延遲控制信號dctr的對應值，乘法器205將累加的量化誤差信號qeacc的值與增益校正因子gc相乘。在實施例中，增益校正因子gc具有與輸出時鐘信號的周期(例如，圖1的dco時鐘信號ckdco)與dtc時間分辨率的比率相對應的值，該dtc時間分辨率是數字延遲控制信號dctr的每個最低有效位(lsb)的增量時間延遲的量。

增益校準電路210從tdc(例如，圖1的tdc1-130)接收輸出信號tdcout并且生成增益校正因子gc。增益校正校準210基于最小均方(lms)算法通過使tdc的輸出信號tdcout與量化誤差信號qe中的噪聲之間的相關性最小化來執行dtc增益校準。

在實施例中，增益校準電路210包括微分器235、符號提取器245、第二乘法器240、增益級250和第二累加器255。微分器235生成輸出信號tdcout的微分值，并且符號提取器245提取量化誤差信號qe的對應值的符號。第二乘法器240將微分值與提取的符號相乘，增益級250根據增益值對乘法值進行縮放，并且第二累加器255累加縮放值以輸出增益校正因子gc。增益校準電路210操作使得當dtc的增益誤差(其隨時間、溫度和過程中的至少一項而變化)在輸出信號tdcout中引起紋波時，增益校正因子gc的值朝向基本上去除輸出信號tdcout中的紋波的最佳dtc增益值而收斂。

圖3是根據實施例的適合用作圖1的dtc1-120的dtc3-120的電路圖。圖3中所示的dtc3-120包括第一緩沖器305、第一延遲控制電路380、第二延遲控制電路385、第二緩沖器307和解碼器335。

第一緩沖器305從振蕩器(例如，圖1的參考振蕩器1-110)接收參考時鐘信號ckref，并且用作第一延遲控制電路380和第二延遲控制電路385的輸入緩沖器。也就是說，第一緩沖器305驅動分別裝載有第一電容器組325和第二電容器組375的第一延遲控制電路380和第二延遲控制電路385。

第一延遲控制電路380包括第一p溝道金屬氧化物半導體(pmos)晶體管310、第一電阻器315、第一n溝道金屬氧化物半導體(nmos)晶體管320、第一電容器組325和電容器330。第一pmos晶體管310的柵極和第一nmos晶體管320的柵極連接到第一緩沖器305的輸出。第一pmos晶體管310的源極連接到電源電壓vdd，第一nmos晶體管320的源極連接到接地。第一電阻器315的第一端和第二端分別連接到第一pmos晶體管310的漏極和第一nmos晶體管320的漏極。

第一電阻器315的第一端連接到包括在第一電容器組325中的多個電容器的第一端。第一電容器組325具有根據電容控制信號cap的值而變化的電容值，如下文參考圖4更詳細地所描述的。第一電容器組325中的多個電容器中的每個電容器與開關元件串聯連接。開關元件具有分別連接到電容器和接地的第一導電端子和第二導電端子，并且具有連接到解碼器335的輸出的控制端子。

在實施例中，第一電容器組325包括1023個電容器及其對應的開關元件。在實施例中，電容控制信號cap包括用于包括在第一電容器組325中的每個電容器的信號。

解碼器335接收數字延遲控制信號dctr并且生成電容控制信號cap。在實施例中，電容控制信號cap包括分別施加到第一電容器組325中的開關元件的多個控制端子的多個信號。

電容器330具有連接到第一電容器組325中的多個電容器的第一端的第一端和連接到接地的第二端。在實施例中，電容器330具有基本上恒定的電容值，例如，2pf。

第二緩沖器307包括第二pmos晶體管345、第二nmos晶體管350和輸出緩沖器340。第二pmos晶體管345的柵極和第二nmos晶體管350的柵極連接到電容器330的第一端。第二pmos晶體管345的源極連接到電源電壓vdd，第二nmos晶體管350的源極連接到接地。輸出緩沖器340的輸入連接到第二pmos晶體管345的漏極和第二nmos晶體管350的漏極。輸出緩沖器340將延遲的參考時鐘信號ckrefd傳送到tdc(例如，圖1的tdc1-130)。

第二延遲控制電路385包括第三pmos晶體管355、第二電阻器360和第三nmos晶體管365。第三pmos晶體管355的柵極和第三nmos晶體管365的柵極連接到第一緩沖器305的輸出。第三pmos晶體管355的源極連接到電源電壓vdd，第三nmos晶體管365的源極連接到接地。第二電阻器360的第一端和第二端分別連接在第三pmos晶體管355的漏極和第三nmos晶體管365的漏極之間。

第二電阻器360的第一端連接到包括在第二電容器組375中的多個電容器的第一端。第二電容器組375具有根據使用多個逆變器370產生的電容控制信號cap的互補信號capb的值而變化的電容值。在實施例中，多個逆變器370包括m個逆變器，其中，m等于第二電容器組375中的電容器的數目。在實施例中，第二電容器組375中的電容器的數目等于第一電容器組325中的電容器的數目。

第二電容器組375中的多個電容器中的每個電容器串聯連接到開關元件。開關元件具有分別連接到電容器和接地的第一導電端子和第二導電端子，并且具有連接到多個逆變器370的逆變器的輸出的控制端子。

下文將參照圖4對dtc3-120輸出延遲的參考時鐘信號ckrefd的操作進行詳細描述。

在第一時間t1之前，參考時鐘信號ckref具有第一邏輯值(例如，邏輯低值)，并且第一pmos晶體管310導通(turnon)以將電源電壓vdd耦合到第一電容器組325中的電容器的第一端。結果，第一電容器組325中的所有電容器被充電，使得電容器的第一端分別具有基本上等于電源電壓vdd的電壓vcap。

在第一時間t1，參考時鐘信號ckref從第一邏輯值(例如，邏輯低值)轉變到第二邏輯值(例如，邏輯高值)。因此，第一nmos晶體管320導通以將第一電容器組325中的電容器的第一端耦合到接地。電容控制信號cap被施加到第一電容器組325，并且因此接通與電容控制信號cap的值相對應的若干個開關元件。第一電容器組325中導通的開關元件(其分別串聯連接到對應的串聯電容器的第二端)將電容器的第二端耦合到接地。因此，第一電容器組325中的耦合的電容器被放電，使得耦合的電容器的第一端處的電壓vcap指數地減小。第一電容器組325中的其余電容器(即，具有未導通的相應開關元件的第一電容器組325中的電容器)浮動，使得它們各自的電容不影響電壓vcap的減小速率，并且剩余電容器的第一端處的電壓保持基本上等于電壓vcap。

在第一時間t1和第二時間t2之間的延遲間隔dt期間，電壓vcap根據rc時間常數而減小，直到其達到預先確定的閾值電壓vth(例如，電源電壓vdd的50％)。當閾值電壓vth等于0.5*vdd時，延遲間隔dt由等式1代表：

dt＝r*(ccb+ccon)*ln2＝r*(clsb*dctr[n-1：0]+ccon)*ln2等式1

在等式1中，r是第一電阻器315的電阻值，ccb是第一電容器組325的總電容值，ccon是電容器330的電容值，clsb是電容器330中的每個電容器的電容值，并且dctr[n-1：0]是數字延遲控制信號dctr的n位值，其中，第一電容器組325中導通的開關元件的數目等于dctr[n-1：0]。

如等式1所示，延遲間隔dt線性地隨著數字延遲控制信號dctr的值dctr[n-1：0]而變化。在實施例中，使用二進制/溫度劃分來控制第一電容器組325中的一些電容器，以便于耦合到受控電容器的控制線的布線，同時減少第一電容器組325中的電容器之間的失配誤差，從而根據數字延遲控制信號dctr的值dctr[n-1：0]來改善延遲間隔dt的線性特點。

在第二時間t2，包括第二pmos晶體管345和第二nmos晶體管350的第二緩沖器307用作比較器以跳轉具有尖銳轉變的延遲的參考時鐘信號cdrefd。該跳轉時間t2發生在第二緩沖器307的傳播延遲之后，其在某種程度上取決于輸入斜率形狀(即，電壓vcap的輪廓(profile)形狀)，并且因此取決于rc時間常數。由于rc時間常數隨數字延遲控制信號dctr的值dctr[n-1：0]而變化，所以值dctr[n-1：0]的改變導致第二緩沖器307的傳播延遲的變化。傳播延遲的這種變化降低了dtc3-120的線性度。

然而，由于具有恒定電容值ccon的電容器330的存在，所以與當電容器330在第一延遲控制電路380中被省略時相比較，值dctr[n-1：0]的改變會導致減少rc時間常數的變化。因此，第二緩沖器307的傳播延遲的變化也被減少。在實施例中，當第一電容器組325的總電容值ccb在2pf到3pf的范圍內時，電容器330的電容值ccon基本上等于2pf。

而且，取決于數字延遲控制信號dctr的值dctr[n-1：0]的在第一時間t1處出現的電源電壓vdd的紋波引起了第二緩沖器307的傳播延遲的附加變化。為了減少附加變化，第二延遲控制電路385包括第二電容器組375。第二電容器組375具有與第一電容器組325基本相同的配置，同時接收電容控制信號cap的互補信號capb。結果，具有各自導通的開關元件的第一電容器組325和第二電容器組372中的電容器的組合總數是恒定的，而與電容控制信號cap的值無關。這將在dtc3-120中充電的總電容量保持在恒定值，其減少了電源電壓vdd的紋波對數字延遲控制信號dctr的值dctr[n-1：0]的依賴性。

圖5a是根據實施例的適于用作圖1的tdc1-130的tdc5-130a的電路圖。在圖5a中看到的tdc5-130a包括斜率生成電路5-131和adc5-133a。

斜率生成電路5-131從分頻器(例如，圖1的分頻器1-160)接收分頻時鐘信號ckdiv(例如，圖1的分頻時鐘信號ckdiv)，并且輸出第一節點n1處的電壓vout(或轉變信號)。斜率生成電路5-131包括第一緩沖器510、電阻器515和第一電容器520。電阻器515的第一端連接到第一緩沖器510的輸出，并且電阻器515的第二端連接到第一電容器520的第一端。第一電容器520的第一端在第一節點n1處連接到第二緩沖器545的輸入，并且第一電容器520的第二端連接到接地。

第二緩沖器545接收電壓vout并且生成跟蹤電壓vout到adc5-133a的模擬信號。在實施例中，第二緩沖器545是單位增益緩沖器，并且操作以將第一電容器520的電容與adc5-133a的輸入電容相隔離。

adc5-133a從第二緩沖器545接收模擬信號，并且將模擬信號轉換為數字信號。adc5-133a包括采樣-保持(s/h)電路505。

s/h電路505包括第一開關元件535、第二電容器530和第二開關元件540。第一開關元件535的第一端連接到第二緩沖器545的輸出，并且第一開關元件535的第二端在第二節點n2處連接到第二電容器530的第一端。第二電容器530的第二端連接到第二開關元件540的第一端。第二開關元件540的第二端連接到接地。

下文參考圖6對斜率生成電路5-131和s/h電路505的操作進行詳細描述。

在第一時間t1，分頻時鐘信號ckdiv從第一邏輯值(例如，邏輯低值)轉變到第二邏輯值(例如，邏輯高值)。第一緩沖器510提供電流以對第一電容器520充電，并且因此第一節點n1處的電壓vout根據斜率生成電路5-131的rc時間常數開始增加，其與電阻器515的電阻值和第一電容器520的電容值成比例。

在第一時間t1并且直到第二時間t2為止，第一開關元件535和第二開關元件540導通。結果，第二緩沖器545對第二電容器530充電，使得第二節點n2上的電壓等于第一節點n1處的電壓vout。

在第二時間t2，延遲的參考時鐘信號ckrefd從第一邏輯值轉變到第二邏輯值。響應于延遲的參考時鐘信號ckrefd，在實施例中，第一開關元件535截止(turnoff)，以將電壓vout的采樣電平保持在第二節點n2上。在實施例中，第一開關元件535截止，而第二開關元件540保持導通。adc5-133a的其余部分將第二節點n2上的電壓vout的保持電平轉換為對應的數字值。

在第三時間t3，第一節點n1處的電壓vout變為飽和。電壓vout保持基本上恒定，直到分頻時鐘信號ckdiv從第二邏輯值轉變到第一邏輯值為止。

圖5b是根據另一實施例的適于用作圖1的tdc1-130的tdc5-130b的電路圖。在圖5b的tdc5-130b中，使用圖5a的tdc5-130a中的不同電容器執行的斜率生成相反地使用還用于執行tdc5-130b的adc5-133b的采樣和保持操作的第三電容器555來執行。

再次參考圖6，在第一時間t1，分頻時鐘信號ckdiv從第一邏輯值轉變為第二邏輯值。響應于分頻時鐘信號ckdiv，第三開關元件560和第四開關元件565導通，并且第三緩沖器551供應電流以對第三電容器555充電，并且增加連接到第三電容器555的第一端的第三節點n3處的電壓vout。第三節點n3處的電壓vout根據rc時間常數而增加，該rc時間常數與電阻器550的電阻值和第三電容器555的電容值成比例。

在第二時間t2，在實施例中，延遲的參考時鐘信號ckrefd從第一邏輯值轉變到第二邏輯值，并且第三開關元件560和第四開關元件565響應于延遲的參考時鐘信號ckrefd而截止。在另一實施例中，第三開關元件560截止，而第四開關元件565保持導通。因此，tdc5-130b在第二時間t2對電壓vout進行采樣和保持。tdc5-130b的剩余部分(未示出)將電壓vout的采樣電平轉換為對應的數字值。

tdc5-130b與圖5a的tdc5-130a不同之處在于在tdc5-130b的部分中省略第一電容器520和第二緩沖器545。因此，與tdc5-130a相比較，tdc5-130b的功耗減少。另外，因為tdc5-130b包括比tdc5-130a更少的電路元件，所以tdc5-130b比tdc5-130a制造起來更簡單。

參照圖6，在第一時間t1和第三時間t3之間的轉變間隔ti期間，電壓vout以高斜率而增加。在實施例中，斜率在10gv/s至50gv/s的范圍內。例如，飽和電壓vout為1.05v，轉變間隔ti為100ps。因為電壓vout具有這樣高的斜率，所以tdc5-130a和tdc5-130b均具有比基于其它拓撲(例如，基于包括多個逆變器的延遲鏈)的常規tdc更精細的分辨率。tdc5-130a和tdc5-130b的更精細的分辨率減少了tdc量化噪聲，從而導致包括tdc5-130a或tdc5-130b的adpll(例如，圖1的adpll1-100)的性能提高。

盡管由斜率生成而產生的電壓vout指數地增加，但是在轉變間隔ti的中間范圍lr中的電壓vout的輪廓基本上是線性的。例如，在實施例中，當轉變間隔ti為100ps時，在從40ps到60ps的線性范圍lr中，電壓vout的實際輪廓與近似實際輪廓的線性輪廓之間的差的幅度小于0.1％的電壓vout的飽和電平(例如，1.05v)。當包括tdc5-130a或tdc5-130b的adpll操作以達到與轉變間隔ti的中點相對應的鎖定狀態ls時，第二時間t2處的采樣電壓位于轉變間隔ti的線性范圍lr內，如將下文參考圖7更詳細地所描述的。

圖7圖示了適于用作圖1的反饋回路1-180的反饋回路7-180的線性化模型。在線性化模型中，輸入和輸出變量指示相位，而不是圖1所示的實際輸入和輸出變量的時間波形。

圖7中所示的反饋回路7-180包括tdc7-130、數字處理器7-140、dco7-150和分頻器7-160。tdc7-130接收延遲的參考時鐘信號(例如，圖1的延遲的參考時鐘信號ckrefd)的相位φrefd和分頻的時鐘信號(例如，圖1的分頻時鐘信號ckdiv)的相位φdiv。tdc7-130計算作為延遲的參考時鐘信號的相位φrefd和分頻時鐘信號的相位φdiv之間的差的相位誤差φein，并且將輸出相位誤差φeout提供給數字處理器7-140。

數字處理器7-140包括具有比例路徑705、積分路徑710和加法器731的環路濾波器。比例路徑705包括比例緩沖器721，并且積分路徑710包括積分緩沖器725和積分器715。比例路徑705和積分路徑710并行操作，以向加法器731提供第一輸入信號和第二輸入信號。

反饋回路7-180的輸入到誤差(input-to-error)的傳遞函數由等式2代表：

在等式2中，kd是tdc7-130的增益值，kp是環路濾波器7-140的比例系數，ki是環路濾波器7-140的積分系數。

當在pll鎖相開始時在分頻參考時鐘信號(例如，圖1的分頻時鐘信號ckdiv)上發生頻率階躍(step)df時，在相域中的該階躍響應的拉普拉斯域表示由等式3代表。

因此，相位誤差φein的穩定狀態值由等式4代表。

因為環路濾波器7-140使相位誤差φein的穩定狀態值為零，所以延遲的參考時鐘信號的相位φrefd與分頻時鐘信號的相位φdiv之間的差平均為零。因為在穩定狀態下相位誤差φein為零，所以延遲的參考時鐘信號和分頻時鐘信號之間的頻率誤差也平均變為零。也就是說，在穩定狀態下，包括反饋回路7-180的adpll達到鎖定狀態ls。

返回參考圖5a和圖6，在鎖定狀態ls下，輸入到tdc5-130a的相位誤差φein為零，因此與adc5-133的輸出值相對應的輸出相位誤差φeout為零。adc5-133的零輸出值與轉變間隔ti的中點相對應，因此鎖定狀態ls與轉變間隔ti的中點相對應。當由于殘余量化噪聲或其它噪聲源而在延遲的參考時鐘信號ckrefd和分頻時鐘信號ckdiv之間出現相位誤差φein，并且adpll操作以恢復鎖定狀態ls時，在與相位誤差φein相對應的第二時間t2處采樣的電壓將位于包括轉變間隔ti的中點的線性范圍lr內。結果，tdc5-130a的響應保持基本上線性，并且線性范圍lr之外的電壓vout的指數行為不顯著影響adpll的性能。

返回參考圖7，在實施例中，數字處理器7-140包括耦合到tdc7-130的輸出和環路濾波器7-140的輸入的加法器(未示出)。這樣的加法器接收偏移值，并且將該偏移值與tdc7-130的輸出信號(例如，圖1的輸出信號tdcout)的值相加，使得處于鎖定狀態ls的輸出信號的值更接近于轉變間隔ti的中點。

圖8是根據實施例的適于用作圖1的斜率生成電路1-131的斜率生成電路8-131的電路圖。

圖8所示的斜率生成電路8-131向使用差分電壓輸入的adc提供差分電壓信號vout和voutb。斜率生成電路8-131包括緩沖器825、第一pmos晶體管835、第一nmos晶體管840、第一電阻器845、第一電容器850、逆變器830、第二pmos晶體管855、第二nmos晶體管860、第二電阻器865和第二電容器870。

在實施例中，第一pmos晶體管835、第一nmos晶體管840、第一電阻器845和第一電容器850分別與第二pmos晶體管855、第二nmos晶體管860、第二電阻器865和第二電容器870基本上相同。

緩沖器825接收分頻時鐘信號ckdiv，并且將時鐘信號ck提供給第一pmos晶體管835的柵極和第一nmos晶體管835的柵極。逆變器830接收分頻時鐘信號ckdiv，并且將互補時鐘信號ckb提供給第二pmos晶體管855的柵極和第二nmos晶體管860的柵極。時鐘信號ck和互補時鐘信號ckb被對準，使得時鐘信號ck和ckb之間的偏斜(skew)低于電壓信號vout的轉變間隔(例如，圖6的轉變間隔ti)的預先確定的百分比。在實施例中，時鐘信號ck和ckb之間的偏斜等于或小于轉變間隔的2％。

例如，當分頻時鐘信號具有邏輯高值時，互補時鐘信號ckb具有邏輯低值，以導通第二pmos晶體管855并且截止第二nmos晶體管860，因此電壓voutb增加以根據由第二電阻器865的電阻值和第二電容器870的電容值確定的rc時間常數來對第二電容器870充電。第二pmos晶體管855和第二nmos晶體管860操作作為開關元件，并且因此第二pmos晶體管855和第二nmos晶體管860不引入任何顯著的閃爍噪聲。

在實施例中，第一電容器850和第二電容器870的電荷存儲功能替代地由adc的相應采樣和保持電路中的電容器以類似于圖5b所示的方式來執行。

圖9是根據另一實施例的adpll9-100的框圖。adpll9-100包括參考振蕩器9-110、dtc9-120、tdc9-130、數字處理器9-140、dco9-150、控制器9-170、頻率調整器915和加法器917。

adpll9-100與圖1的adpll1-100不同之處在于省略了adpll1-100的分頻器1-160和斜率生成電路1-131。因此，tdc9-130的adc9-133在與延遲的參考時鐘信號ckrefd的邊沿相對應的時間處對dco時鐘信號ckdco進行采樣。因為dco時鐘信號ckdco具有高于延遲的參考時鐘信號ckrefd的頻率的頻率，所以adpll9-100執行子采樣操作。

控制器9-170和dtc9-120的操作分別類似于如上文參考圖1所描述的adpll1-100的控制器1-170和dtc1-120的操作，因此，為了簡潔起見，在本文中將省略對操作的詳細描述。控制器9-170包括δ-σ調制器9-230，并且δ-σ調制器9-230的輸出序列用于實現分數-n子采樣操作。

然而，當包括dtc9-120、tdc9-130、數字處理器9-140、dco9-150和控制器9-170的pll控制環路950執行子采樣操作并且達到鎖定狀態時，包括在延遲的參考時鐘信號ckrefd的單個周期中的dco時鐘信號ckdco的周期數可以是任何整數值。dco時鐘信號ckdco的周期數期望地等于倍頻因子的整數值，以實現dco時鐘信號ckdco的目標頻率，其中，目標頻率是倍頻因子和延遲的參考時鐘信號ckrefd的頻率fckrefd的乘積值。當dco時鐘信號ckdco的周期數與用于實現目標頻率的倍頻因子的整數值不同時，處于鎖定狀態下的dco時鐘信號ckdco的頻率fckdco可以與目標頻率不同。

為了實現dco時鐘信號ckdco的目標頻率，adpll9-100還包括控制dco9-150的頻率調整器915。在實施例中，頻率調整器915測量dco時鐘信號ckdco的頻率fckdco和參考時鐘信號ckref的頻率fckref，其基本上等于延遲的參考時鐘信號ckrefd的頻率fckrefd。根據所測量的頻率fckref和fckdco，頻率調整器915生成輸出信號以控制dco9-150，以使包括在延遲的參考時鐘信號ckrefd的單個周期中的dco時鐘信號ckdco的周期數等于倍頻因子的整數值。加法器917組合來自頻率調整器915的輸出信號和來自數字處理器9-140的輸出信號，以將組合的信號作為振蕩器調諧信號ots提供給dco9-150。

圖10是圖示了根據實施例的由adpll(例如，圖1的adpll1-100或圖9的adpll9-100)執行的過程1000的流程圖。adpll包括數字-時間轉換器(dtc)和時間-數字轉換器(tdc)。

在s1010處，dtc根據延遲控制信號來延遲參考時鐘信號。在實施例中，延遲的參考時鐘信號補償由δ-σ調制器的量化誤差產生的分頻時鐘信號中的第一相位誤差，使得分頻時鐘信號中的第一相位誤差基本上由δ-σ調制器的量化誤差產生的延遲的參考時鐘信號中的第二相位誤差來抵消。

在s1050處，tdc根據延遲的參考時鐘信號對輸入信號(或轉變信號)的值進行采樣，并且生成指示延遲的時鐘信號與輸入時鐘信號之間的相位差的輸出信號。輸入信號具有大于預先確定的值的轉變斜率，因此提高了tdc的時間分辨率。

已經結合作為示例而提出的其具體實施例描述了本公開的各方面。在不背離下文所闡述的權利要求的范圍的情況下，可以對如本文中所闡述的實施例進行多種替換、修改和變型。因此，如本文中所闡述的實施例旨在是說明性的而非限制性的。