相關(guān)申請(qǐng)的交叉參考

2016年3月22日提交的日本專(zhuān)利申請(qǐng)第2016-057403號(hào)的包括說(shuō)明書(shū)、附圖和摘要的公開(kāi)結(jié)合于此作為公開(kāi)以引用的方式全文引入本申請(qǐng)。

本發(fā)明涉及一種半導(dǎo)體器件，并且可應(yīng)用于例如包括電平位移電路的半導(dǎo)體器件。

背景技術(shù)：

電平位移電路將利用不同電源電壓操作的每個(gè)電路中的信號(hào)幅度轉(zhuǎn)換為對(duì)應(yīng)于每個(gè)電源電壓的幅度。例如，在小型化半導(dǎo)體集成電路中，從降低電路的功耗和元件的可靠性的觀點(diǎn)來(lái)看，采用低壓系統(tǒng)的電源電壓。另一方面，在向/從外部電路輸出/輸入信號(hào)的輸入/輸出電路中，采用傳統(tǒng)的電源電壓(高壓系統(tǒng)的電源電壓)。因此，電平位移電路需要將集成電路內(nèi)的低壓系統(tǒng)的電源電路中的信號(hào)電平轉(zhuǎn)換為高壓系統(tǒng)的電源電路中的信號(hào)電平。日本未審查專(zhuān)利申請(qǐng)公開(kāi)第hei8(1996)-148988號(hào)(專(zhuān)利文獻(xiàn)1)公開(kāi)了一種技術(shù)，其中，基本上，負(fù)載元件、一個(gè)導(dǎo)電類(lèi)型的mos晶體管(其柵極偏置約為高壓的一半)、相反導(dǎo)電類(lèi)型的mos晶體管(約為高壓的一半的類(lèi)似柵極偏置)和相反導(dǎo)電類(lèi)型的mos晶體管(其柵極提供有低幅度的邏輯輸入)以這種順序串聯(lián)耦合在高壓和gnd之間，并且施加給每個(gè)mos晶體管的柵極層的電壓均減小。

技術(shù)實(shí)現(xiàn)要素：

當(dāng)如日本未審查專(zhuān)利申請(qǐng)公開(kāi)第hei8(1996)-148988號(hào)不采用具有高耐受電壓結(jié)構(gòu)的晶體管(采用具有低耐受電壓結(jié)構(gòu)的晶體管)輸出高幅度信號(hào)(高電壓(vpp))時(shí)，超過(guò)低幅度的信號(hào)(低電壓(vdd))的漏極-源極電壓(vds)可以被施加至晶體管。

本發(fā)明的其他問(wèn)題和新特征將從本說(shuō)明書(shū)的描述和附圖中變得清楚。

以下簡(jiǎn)要地說(shuō)明本公開(kāi)的典型實(shí)施例的概況。

即，一種半導(dǎo)體器件包括電平位移電路，其根據(jù)低幅度邏輯信號(hào)的輸入輸出高幅度信號(hào)。電平位移電路包括串聯(lián)耦合電路、耦合至第一電源的第一柵極控制電路、耦合至電位高于第一電源的電位的第二電源的第二柵極控制電路、以及布置在第一柵極控制電路與串聯(lián)耦合電路之間的電位轉(zhuǎn)換電路。電位轉(zhuǎn)換電路向串聯(lián)耦合電路的n溝道m(xù)os晶體管的柵極提供第一電平電位，該第一電平電位低于第一電源的電位且高于參考電源的電位。

根據(jù)上述半導(dǎo)體器件，可以降低晶體管的漏極-源極電壓。

附圖說(shuō)明

圖1是示出根據(jù)比較示例的電平位移電路的電路圖；

圖2是示出柵極控制電路的電路圖；

圖3是示出中間電位生成電路的電路圖；

圖4是示出根據(jù)實(shí)施例1的電平位移電路的電路圖；

圖5是示出根據(jù)實(shí)施例1的半導(dǎo)體器件的塊狀圖；

圖6是示出根據(jù)實(shí)施例2的電平位移電路的電路圖；

圖7是示出根據(jù)實(shí)施例2的信息設(shè)備的框圖；

圖8是示出根據(jù)實(shí)施例3的電平位移電路的電路圖；

圖9是示出根據(jù)實(shí)施例4的電平位移電路的電路圖；以及

圖10是示出根據(jù)實(shí)施例5的電平位移電路的電路圖。

具體實(shí)施方式

以下，參照附圖解釋比較示例和實(shí)施例。在以下說(shuō)明中，相同的符號(hào)或參考標(biāo)號(hào)附接至相同的元件，并且可以省略其重復(fù)說(shuō)明。

本發(fā)明的發(fā)明人研究了根據(jù)低幅度的邏輯信號(hào)的輸入(0v-vdd)來(lái)輸出高幅度的信號(hào)(0v-vpp)的技術(shù)(以下稱(chēng)為比較示例)，而不采用高耐受電壓結(jié)構(gòu)的晶體管并且防止過(guò)量的電壓被施加給晶體管的柵極氧化物層。圖1是示出根據(jù)比較示例的電平位移電路的電路圖。

根據(jù)比較示例的電平位移電路lsr包括反相器inv和inv2、柵極控制電路gc、中間電位生成電路ivg和串聯(lián)電路sc。用作柵極控制電路的反相器inv由p溝道m(xù)os晶體管(以下稱(chēng)為“pmos晶體管”)qp1和n溝道m(xù)os晶體管(以下稱(chēng)為“nmos晶體管”)qn1組成，這兩個(gè)晶體管串聯(lián)耦合在低電源電位(vdd)和地電位(gnd)之間。pmos晶體管qp1的柵極和nmos晶體管qn1的柵極耦合至輸入信號(hào)(in)。in是0v至vdd的低幅度信號(hào)。用作柵極控制電路的反相器inv2由pmos晶體管qp2和nmos晶體管qn2組成，這兩個(gè)晶體管串聯(lián)耦合在低電源電位(vdd)和地電位(gnd)之間。pmos晶體管qp2的柵極和nmos晶體管qn2的柵極耦合至反相信號(hào)(/in)。反相器inv2生成第一信號(hào)(in2)。

柵極控制電路gc生成第二信號(hào)(vg)。稍后將描述細(xì)節(jié)。中間電位生成電路ivg生成第一電位(vrefp1)、第二電位(vrefp2)和第三電位(vrefn)。稍后將描述細(xì)節(jié)。

串聯(lián)電路sc由pmos晶體管mp1、pmos晶體管mp2、nmos晶體管mn2和nmos晶體管mn1組成，這些晶體管串聯(lián)耦合在高電源電位(vpp)和地電位(gnd)之間。第二信號(hào)(vg)被施加給pmos晶體管mp1的柵極。第一電位(vrefp1)被施加給pmos晶體管mp2的柵極。第二電位(vrefn)被施加給nmos晶體管mn2的柵極。作為反相器inv2的輸出信號(hào)的第一信號(hào)(in2)被施加給nmos晶體管mn1的柵極。第二信號(hào)(vg)是具有電位vpp/2至vpp的信號(hào)。第一電位(vrefp1)和第三電位(vrefn)是約為vpp/2的電位。pmos晶體管mp1的襯底電極耦合至高電源電位(vpp)，并且nmos晶體管mn1的襯底電極耦合至地電位(gnd)。pmos晶體管mp2的襯底電極耦合至pmos晶體管mp2的源極。nmos晶體管mn2的襯底電極耦合至nmos晶體管mn2的源極。從pmos晶體管mp2與nmos晶體管mn2的連接節(jié)點(diǎn)得到輸出信號(hào)(out)。

耦合在低電源電位(vdd)和地電位(gnd)之間的晶體管以及耦合在高電源電位(vpp)與地電位(gnd)之間的晶體管是在相同工藝中形成的低耐受電壓器件。換言之，組成反相器inv的晶體管的耐受電壓和組成串聯(lián)電路sc的晶體管的耐受電壓是相當(dāng)?shù)模⑶颐總€(gè)晶體管的耐受電壓都高于vdd但低于vpp。例如，vdd為1.8v，vpp為3.3v，以及gnd為0v。

圖2是示出柵極控制電路的電路圖。在柵極控制電路gc中，串聯(lián)電路設(shè)置在高電源電位(vpp)與地電位(gnd)之間。串聯(lián)電路由pmos晶體管mp11、pmos晶體管mp12(其柵極提供有第二電位(vrefp2))、nmos晶體管mn12(其柵極提供有第三電位(vrefn))和nmos晶體管mn11(其柵極提供有輸入信號(hào)(in))組成，這些晶體管均串聯(lián)耦合。

此外，在柵極控制電路gc中，另一串聯(lián)電路設(shè)置在高電源電位(vpp)與地電位(gnd)之間。另一串聯(lián)電路由pmos晶體管mp13、pmos晶體管mp14(其柵極提供有第二電位(vrefp2))、nmos晶體管mn14(其柵極提供有第三電位(vrefn))和nmos晶體管nm13(其柵極提供有反相信號(hào)(/in))組成，這些晶體管都串聯(lián)耦合。

pmos晶體管mp11的柵極耦合至節(jié)點(diǎn)n13，該節(jié)點(diǎn)是pmos晶體管mp13和pmos晶體管mp14的連接節(jié)點(diǎn)。pmos晶體管mp13的柵極耦合至節(jié)點(diǎn)n11，該節(jié)點(diǎn)是pmos晶體管mp11與pmos晶體管mp12的連接節(jié)點(diǎn)。同時(shí)，pmos晶體管mp11和mp13的襯底電極耦合至vpp。nmos晶體管mn11和mn13的襯底電極耦合至gnd。pmos晶體管mp12和mp14的襯底電極分別耦合至pmos晶體管mp12和mp14的源極。nmos晶體管mn12和mn14的襯底電極分別耦合至nmos晶體管mn12和mn14的源極。從耦合至節(jié)點(diǎn)n13的節(jié)點(diǎn)n4得到柵極電位(vg)。通過(guò)設(shè)置vrefp2＝vpp/2-|vtp|，vg稱(chēng)為位于vpp/2和vpp之間的幅度的電位。

通過(guò)相應(yīng)柵極和漏極的交叉耦合，鎖存電路lt由pmos晶體管mp11和pmos晶體管mp13組成；相應(yīng)地，可以切斷靜止電流(stationarycurrent)。

鉗位電路cl由pmos晶體管mp12和mp14以及nmos晶體管mn12和mn14組成。pmos晶體管mp11和mp13的漏極電位通過(guò)鉗位電路cl的動(dòng)作僅下降到vrefp2。nmos晶體管mn11和mn13的漏極電位通過(guò)鉗位電路cl的動(dòng)作僅上升到vrefn。

鎖存反相電路li由nmos晶體管mn11和mn13組成，鎖存電路lt的狀態(tài)可以基于輸入信號(hào)(in)和反相信號(hào)(/in)來(lái)反轉(zhuǎn)。

圖3是示出中間電位生成電路的電路圖。在中間電位生成電路ivg中，電阻元件r1和電阻元件r2串聯(lián)耦合在高電源電位(vpp)與地電位(gnd)之間，并且從電阻元件r1和電阻元件r2的連接節(jié)點(diǎn)得到第一電位(vrefp1)和第三電位(vrefn)。假設(shè)電阻元件r1的電阻值為r1且電阻元件r2的電阻值為r2，則第一電位(vrefp1)和第三電位(vrefn)的值通過(guò)以下等式(1)給出。

vrefp1＝vrefn＝r2/(r1+r2)···(1)

在本實(shí)施例中，定義為vrefp1＝vrefn，然而，可以定義為vrefp1≠vrefn，只要它們是vpp/2左右的電壓即可。在中間電位生成電路ivg中，電阻元件r3和電阻元件r4串聯(lián)耦合在高電源電位(vpp)與地電位(gnd)之間，并且從電阻元件r3和電阻元件r4的連接節(jié)點(diǎn)得到第二電位(vrefp2)。假設(shè)電阻元件r3的電阻值為r3且電阻元件r4的電阻值為r4，則第二電位(vrefp2)的值通過(guò)以下等式(2)給出。

vrefp2＝r4/(r3+r4)···(2)

電阻元件r1、r2、r3和r4可以通過(guò)pmos晶體管或nmos晶體管形成。

接下來(lái)，解釋操作。這里，假設(shè)“h”為低電源電位(vdd)，“hh”為高電源電位(vpp)，以及“l(fā)”是地電位(gnd)。地電位也稱(chēng)為參考電位。

首先，當(dāng)輸入信號(hào)(in)為“l(fā)”時(shí)，節(jié)點(diǎn)n1變?yōu)椤癶”且nmos晶體管mn1截止。同時(shí)，柵極控制電路gc的輸出節(jié)點(diǎn)n4為vrefp2+|vtp|；相應(yīng)地，如果(vpp-vrefp2-|vtp|)>|vtp|，則pmos晶體管mp1導(dǎo)通，并且作為pmos晶體管mp1和pmos晶體管mp2的連接節(jié)點(diǎn)的節(jié)點(diǎn)n3被上拉至“hh”。如果(vpp-vrefp1)>|vtp|，則pmos晶體管mp2也導(dǎo)通，輸出信號(hào)(out)也設(shè)置為“hh”，并且作為nmos晶體管mn1和nmos晶體管mn2的連接節(jié)點(diǎn)的節(jié)點(diǎn)n2經(jīng)由nmos晶體管mn2被上拉至(vrefn-vtn)且穩(wěn)定。

另一方面，當(dāng)輸入信號(hào)(in)為“h”時(shí)，節(jié)點(diǎn)n1變?yōu)椤發(fā)”，nmos晶體管mn1導(dǎo)通，并且作為nmos晶體管mn1和nmos晶體管mn2的連接節(jié)點(diǎn)的節(jié)點(diǎn)n2被下拉至“l(fā)”。如果vrefn>vtn，則nmos晶體管mn2也導(dǎo)通，并且輸出信號(hào)(out)也被設(shè)置為“l(fā)”。此外，輸出節(jié)點(diǎn)n4為“hh”。因此，pmos晶體管mp1截止，并且節(jié)點(diǎn)n3經(jīng)由pmos晶體管mp2被下拉至(vrefp1+|vtp|)且穩(wěn)定。

如上文所解釋的，根據(jù)圖1所示的比較示例，通過(guò)根據(jù)在vdd和gnd之間擺動(dòng)的輸入信號(hào)(in)控制高電壓，可以得到“l(fā)”和“hh”的輸出信號(hào)(out)。在pmos晶體管mp1的漏極與源極之間施加最高為(vpp-vrefp2-|vtp|)的電壓。在pmos晶體管mp2的漏極與源極之間施加最高為(vrefp1+|vtp|)的電壓。在nmos晶體管mn1的漏極與源極之間施加最高為(vrefn-vtn)的電壓。在nmos晶體管mn2的漏極與源極之間施加最高為(vpp-vrefn+vtn)的電壓。通過(guò)將vrefp1和vrefn設(shè)置為約vpp/2的電壓，可以避免在mos晶體管的漏極和源極之間施加高電壓(vpp)的情況。

向pmos晶體管mp1的柵極氧化物層施加最高為(vpp-vrefp2-|vtp|)的電壓。向pmos晶體管mp2的柵極氧化物層施加最高為(vpp-vrefp1)的電壓。向nmos晶體管mn1的柵極氧化物層施加最高為vdd的電壓。向nmos晶體管mn2的柵極氧化物層施加最高為vrefn的電壓。通過(guò)將vrefp1和vrefn設(shè)置為約vpp/2的電壓，可以避免向mos晶體管的柵極氧化物層施加強(qiáng)電場(chǎng)的情況。

根據(jù)這些器件，變得不需要制造具有高耐受電壓結(jié)構(gòu)的pmos晶體管mp1和mp2以及nmos晶體管mn1和mn2。因此，可以緩解制造工藝變得復(fù)雜且生產(chǎn)成本增加的問(wèn)題。

然而，當(dāng)輸出信號(hào)(out)從“hh”變?yōu)椤發(fā)”時(shí)，反相器inv2的輸出信號(hào)(in2)變?yōu)椤癶”；相應(yīng)地，vgsn1變?yōu)関gsn1＝vdd。節(jié)點(diǎn)n2的電位變?yōu)関dsn1。通過(guò)vrefn-vdsn1給出vgsn2，并且當(dāng)vrefn＝vpp/2時(shí)得到vgsn2＝vpp/2-vdsn1。當(dāng)作為實(shí)際使用的示例假設(shè)vpp＝3.3v且vdd＝1.8v時(shí)，通過(guò)vgsn2＝1.65v-vdsn1且vgsn1＝1.8v給出vgsn2和vgsn1，并且得到vgsn2<vgsn1。因此，nmos晶體管mn2的導(dǎo)通阻抗變得大于nmos晶體管mn1的導(dǎo)通阻抗，并且得到vdsn2>vdsn1。因此，nmos晶體管mn2的漏極-源極電壓變大。通過(guò)vdsn2＝vpp-vdsn1＝3.3v-vdsn1＝1.8v+1.5v-vdsn1＝vdd+1.5v-vdsn1給出vdsn2，并且當(dāng)vdsn1變?yōu)関dsn1<1.5v時(shí)，得到vdsn2>vdd。

當(dāng)輸出信號(hào)(out)從“l(fā)”變?yōu)椤癶h”時(shí)，節(jié)點(diǎn)n4處于vrefp2+|vtp|，并且得到vgsp1＝vpp-vrefp2-|vtp|。當(dāng)vrefp2＝vpp/2-|vtp|時(shí)，得到vgsp1＝vpp/2。節(jié)點(diǎn)n3的電位變?yōu)関pp-vdsp1。通過(guò)(vpp-vdsp1)-vrefp1給出vgsp2，并且當(dāng)vrefp1＝vpp/2時(shí)得到vgsp2＝vpp/2-vdsp1。當(dāng)作為實(shí)際使用的示例假設(shè)vpp＝3.3v且vdd＝1.8v時(shí)，通過(guò)vgsp2＝1.65v-vdsp1且vgsp1＝1.65v給出vgsp2和vgsp1，并且得到vdsp1>0v；因此，得到vgsp2<vgsp1。因此，pmos晶體管mp2的導(dǎo)通阻抗變得大于pmos晶體管mp1的導(dǎo)通阻抗，并且得到vdsp2>vdsp1。因此，pmos晶體管mp2的漏極-源極電壓變大。通過(guò)vdsp2＝vpp-vdsp1＝3.3v-vdsp1＝1.8v+1.5v-vdsp1＝vdd+1.5v-vdsp1給出vdsp2，并且當(dāng)vdsp1<1.5v時(shí)，得到vdsp2>vdd。

一般地，通過(guò)以下等式(3)表示熱載子(hci)劣化與vds之間的關(guān)系。

即，當(dāng)vdsn2較大時(shí)，nmos晶體管mn2的熱載子劣化指數(shù)級(jí)增加。具體地，在上述電路中，采用低耐受電壓晶體管，并且輸出高幅度的電壓。因此，超過(guò)vdd的vds可以如上文所述施加，并且劣化變得嚴(yán)重。

<實(shí)施例>

使vgsn1較低的裝置(使反相器inv的輸出電位變低的電位轉(zhuǎn)換電路)設(shè)置在作為柵極控制電路的反相器inv與n溝道m(xù)os晶體管mn1的柵極之間。使vgsp1較低的裝置(使柵極控制電路gc的輸出電位變高的電位轉(zhuǎn)換電路)設(shè)置在柵極控制電路gc與p溝道m(xù)os晶體管mp1的柵極之間。因此，當(dāng)設(shè)置為且時(shí)，得到vdsn1≈vdsn2≈vpp/2＝1.65v<1.8v＝vdd且vdsp1≈vdsp2≈vpp/2＝1.65v<1.8v＝vd。因此，可以使vdsn2和vdsp2變低。

(實(shí)施例1)

圖4是示出根據(jù)實(shí)施例1的電平位移電路的電路圖。電平位移電路ls1與電平位移電路lsr相同，除了在反相器inv2的輸出與nmos晶體管mn1的柵極之間添加了電位轉(zhuǎn)換電路cv1。電位轉(zhuǎn)換電路cv1由nmos晶體管qn3(nmos傳輸門(mén))組成。nmos晶體管qn3將輸出電位與輸入電位分離。vdd被施加至nmos晶體管qn3的柵極，并且nmos晶體管qn3的襯底電極耦合至nmos晶體管mn1的柵極(節(jié)點(diǎn)n7)。反相器inv2的輸出的幅度為0-vdd，并且經(jīng)由nmos晶體管qn3的節(jié)點(diǎn)n7的過(guò)渡狀態(tài)的幅度在0和(vdd-vtn)之間。這里，vtn是nmos晶體管qn3的閾值。因此，當(dāng)nmos晶體管mn1導(dǎo)通時(shí)，vgsn1變?yōu)関dd-vtn，其比比較示例小vtn。當(dāng)vgsn1變小時(shí)，nmos晶體管mn1的導(dǎo)通阻抗變大，并且vdsn1變大。通過(guò)nmos晶體管mn1和nmos晶體管mn2的細(xì)分(subdivided)電壓來(lái)判定節(jié)點(diǎn)n2的電位。因此，當(dāng)vdsn1變大時(shí)，vdsn2變小。根據(jù)上述等式(3)的關(guān)系，當(dāng)vdsn2變小時(shí)，nmos晶體管mn2的熱載子劣化可以被抑制。在串聯(lián)電路sc中，pmos晶體管mp2的襯底電極耦合至pmos晶體管mp2的源極，并且nmos晶體管mn2的襯底電極耦合至nmos晶體管mn2的源極。然而，可以進(jìn)行配置，使得pmos晶體管mp2的襯底電極耦合至高電源電位(vpp)，并且nmos晶體mn2的襯底電極耦合至地電位(gnd)。串聯(lián)電路的結(jié)構(gòu)的修改也可以應(yīng)用于以下實(shí)施例2-5。在柵極控制電路gc中，pmos晶體管mp12和mp14的襯底電極分別耦合至pmos晶體管mp12和mp14的源極，并且nmos晶體管mn12和mn14的襯底電極分別耦合至nmos晶體管mn12和mn14的源極。然而，可以進(jìn)行配置，使得pmos晶體管mp12和mp14的襯底電極分別耦合至vpp，并且nmos晶體管mn12和mn14的襯底電極分別耦合至gnd。柵極控制電路的結(jié)構(gòu)的修改還可以應(yīng)用于以下實(shí)施例2-5。

圖5是示出根據(jù)實(shí)施例1的半導(dǎo)體器件的框圖。半導(dǎo)體器件50包括作為半導(dǎo)體器件的soc51和電源ic52。soc51包括位于一個(gè)半導(dǎo)體襯底(半導(dǎo)體芯片)上的內(nèi)部電路53以及i/o電路54和55。針對(duì)i/o電路54和55的輸出電路采用電平位移電路ls1。在本實(shí)施例中，i/o電路54操作為輸出電路，并且i/o電路55操作為輸入電路和輸出電路。從電源ic52向soc51的i/o電路54和55提供高電源電位(vpp＝3.3v)和低電源電位(vdd)。從內(nèi)部電路53輸出的信號(hào)具有位于0v和vdd之間的幅度，并且被提供給i/o電路54和55。0v和vdd之間的幅度的信號(hào)通過(guò)i/o電路54和55的電平位移電路ls1轉(zhuǎn)換為0v和vpp之間的信號(hào)，并且被輸出至soc51的外部。

(實(shí)施例2)

圖6是示出根據(jù)實(shí)施例2的電平位移電路的電路圖。根據(jù)實(shí)施例2的電平位移電路ls2滿足當(dāng)高電源電位(vpp)較高時(shí)的熱載子劣化的抑制以及當(dāng)vpp較低(到不超過(guò)mos晶體管的耐受電壓的程度)時(shí)的高速操作。電平位移電路ls2與電平位移電路ls1相同，除了電位轉(zhuǎn)換電路。電位轉(zhuǎn)換電路cv2包括與nmos晶體管qn3并行耦合的pmos晶體管qp3(pmos傳輸門(mén))。poc信號(hào)被施加給pmos晶體管qp3的柵極，并且pmos晶體管qp3的襯底電極耦合至反相器inv2的輸出。當(dāng)vpp較高時(shí)，poc信號(hào)被設(shè)置為“h”(vdd)，并且pmos晶體管qp3截止。在這種情況下，電路操作與實(shí)施例1相同。當(dāng)節(jié)點(diǎn)n7的“h”電平變?yōu)?vdd-vtn)時(shí)，可以如實(shí)施例1一樣抑制nmos晶體管qn2的熱載子劣化。當(dāng)vpp較低時(shí)，poc信號(hào)被設(shè)置為“l(fā)”(gnd)，并且pmos晶體管qp3導(dǎo)通。因此，節(jié)點(diǎn)n7的“h”電平變?yōu)関dd，并且幅度在0v和vdd之間；相應(yīng)地，高速操作變得可能。

圖7是示出根據(jù)實(shí)施例2的信息設(shè)備的框圖。信息設(shè)備70包括作為半導(dǎo)體器件的soc71、電源ic72和sd存儲(chǔ)卡76。soc71包括位于一個(gè)半導(dǎo)體襯底(半導(dǎo)體芯片)之上的sd主機(jī)控制器73以及i/o電路74和75。sd主機(jī)控制器73用于在cpu(未示出)與sd存儲(chǔ)卡76之間交換數(shù)據(jù)和控制信號(hào)，例如輸出時(shí)鐘信號(hào)(clk)和命令(cmd)，并且發(fā)送和接收數(shù)據(jù)(dat)。針對(duì)i/o電路74和75的輸出電路采用電平位移電路ls2。在本實(shí)施例中，i/o電路74操作為輸出電路，并且i/o電路75操作為輸入電路和輸出電路。從電源ic72向soc71的i/o電路74和75提供高電源電位(vpp＝3.3v或1.8v)。從電源ic72向sd主機(jī)控制器73以及i/o電路74和75提供低電源電位(vdd＝1.8v)。電源ic72在poc信號(hào)為“l(fā)”時(shí)提供1.8v，以及在poc信號(hào)為“h”時(shí)提供3.3v。從sd主機(jī)控制器73輸出的信號(hào)具有0v和vdd之間的幅度，并且被提供給i/o電路74和75。電源ic72可以在soc71中構(gòu)建。

soc71與sd存儲(chǔ)卡76之間的信號(hào)的交換使用兩種模式：3.3v電平和1.8v電平。在3.3v電平上執(zhí)行低速操作以及在1.8v電平上執(zhí)行高速操作。例如，根據(jù)sd存儲(chǔ)卡標(biāo)準(zhǔn)3.0，當(dāng)電源電壓為3.3v時(shí)，在50mhz的最大頻率下執(zhí)行操作，以及當(dāng)電源電壓為1.8v時(shí)，在208mhz的最大頻率下執(zhí)行操作。因此，對(duì)于1.8v處的電源電壓來(lái)說(shuō)，更加要求高速操作。從電源ic72向soc71的電源電位(vpp)提供3.3v或1.8v。通過(guò)soc71側(cè)上的poc信號(hào)來(lái)執(zhí)行電源ic72的輸出電源電位在3.3v和1.8v之間的切換。還通過(guò)控制信號(hào)poc來(lái)執(zhí)行i/o電路74和75的3.3v電平與1.8v電平之間的操作模式的切換。在1.8v電平下，切換電路，使得i/o電路74和75可以執(zhí)行高速操作。

(實(shí)施例3)

圖8是示出根據(jù)實(shí)施例3的電平位移電路的電路圖。根據(jù)實(shí)施例3的電平位移電路ls3抑制pmos晶體管的熱載子。電平位移電路ls3與電平位移電路lsr相同，除了在柵極控制電路gc與pmos晶體管mp1之間添加電位轉(zhuǎn)換電路cv3。電位轉(zhuǎn)換電路cv3由pmos晶體管qp4(pmos傳輸門(mén))組成，并且將輸出電位與輸入電位分離。vdd被施加給pmos晶體管qp4的柵極，并且pmos晶體管qp4的襯底電極耦合至pmos晶體管mp1的柵極(節(jié)點(diǎn)n8)。因此，節(jié)點(diǎn)n8的電平在(vpp/2+vtp)和vpp之間。因此，vgsp1變小且vdsp1變大。當(dāng)vdsp1變大時(shí)，vdsp2變小，并且pmos晶體管mp2的熱載子劣化被抑制。與實(shí)施例1相同，針對(duì)soc51的i/o電路54和55采用電平位移電路ls3。

(實(shí)施例4)

圖9是示出根據(jù)實(shí)施例4的電平位移電路的電路圖。根據(jù)實(shí)施例4的電平位移電路ls4滿足當(dāng)高電源電位(vpp)為高時(shí)熱載子劣化的抑制以及當(dāng)vpp為低(達(dá)到不超過(guò)mos晶體管的耐受電壓的程度)時(shí)的高速操作。電平位移電路ls4與電平位移電路ls3相同，除了電位轉(zhuǎn)換電路。電位轉(zhuǎn)換電路cv4包括與pmos晶體管qp4并行耦合的nmos晶體管qn4(nmos傳輸門(mén))。/poc信號(hào)被施加給nmos晶體管qn4的柵極，并且pmos晶體管qp4的襯底電極耦合至柵極控制電路gc的輸出(節(jié)點(diǎn)n4)。當(dāng)vpp為高時(shí)，/poc信號(hào)被設(shè)置為“l(fā)”(gnd)，并且nmos晶體管qn4截止。在這種情況下，電路操作與實(shí)施例3相同，并且節(jié)點(diǎn)n8的“l(fā)”電平變?yōu)?vpp/2+vtp)；相應(yīng)地，可以如實(shí)施例3抑制pmos晶體管mp2的熱載子劣化。當(dāng)vpp為低時(shí)，/poc信號(hào)被設(shè)置為“h”(vdd)，并且nmos晶體管qn4導(dǎo)通。因此，節(jié)點(diǎn)n8的“l(fā)”電平變?yōu)関pp/2且且幅度在vpp/2與vpp之間；相應(yīng)地，高速操作變得可能。與實(shí)施例2一樣，針對(duì)soc71的i/o電路74和75采用電平位移電路ls4。在這種情況下，/poc信號(hào)被輸入至i/o電路74和75。

(實(shí)施例5)

圖10是根據(jù)實(shí)施例5的電平位移電路的電路圖。根據(jù)實(shí)施例5的電平位移電路ls5滿足當(dāng)高電源電位(vpp)為高時(shí)pmos晶體管mp2和nmos晶體管mn2的熱載子劣化的抑制以及當(dāng)vpp為低(達(dá)到不超過(guò)mos晶體管的耐受電壓的程度)時(shí)的高速操作。電平位移電路ls5是實(shí)施例2與實(shí)施例4結(jié)合的電路，并且操作與實(shí)施例2和實(shí)施例4的操作相同。與實(shí)施例2相同，針對(duì)soc71的i/o電路74和75采用電平位移電路ls5。在這種情況下，poc信號(hào)和/poc信號(hào)被輸入至i/o電路74和75。

在不采用高耐受電壓結(jié)構(gòu)的晶體管并防止過(guò)量電壓被施加給晶體管的柵極氧化物層的情況下，實(shí)施例采用根據(jù)低幅度(0v-vdd)的邏輯信號(hào)的輸入來(lái)輸出高幅度(0v-vpp)的信號(hào)的電路，其中輸出部分配置有分別串聯(lián)耦合的pmos晶體管的多級(jí)和nmos晶體管的多級(jí)。

在實(shí)施例1、2和5中，通過(guò)在nmos晶體管的柵極與柵極控制電路之間耦合傳輸門(mén)，適當(dāng)?shù)乜刂剖┘咏o每個(gè)垂直堆疊的nmos晶體管的vds(漏極-源極電壓)，并且在高電源電位(vpp)為高時(shí)抑制nmos晶體管的熱載子劣化。同時(shí)，在實(shí)施例2和5中，當(dāng)vpp為低時(shí)實(shí)現(xiàn)高速操作。

在實(shí)施例3、4和5中，通過(guò)在pmos晶體管的柵極與柵極控制電路之間耦合傳輸門(mén)，適當(dāng)?shù)乜刂剖┘咏o每個(gè)垂直堆疊的pmos晶體管的vds(漏極-源極電壓)，并且當(dāng)高電源電位(vpp)為高時(shí)抑制pmos晶體管的熱載子劣化。同時(shí)，在實(shí)施例4和5中，當(dāng)vpp為低時(shí)實(shí)現(xiàn)高速操作。

根據(jù)實(shí)施例可以增強(qiáng)使用低耐受電壓器件的高壓輸出電路的可靠性。這尤其在引發(fā)可靠性的顯著降低的小型化的最先進(jìn)工藝中更加有效。隨著工藝朝向進(jìn)一步的小型化行進(jìn)，由于熱載子而引起的晶體管性能的劣化變得更加顯著。

如上所述，本發(fā)明的發(fā)明人完成的發(fā)明基于實(shí)施例進(jìn)行了具體的說(shuō)明。然而，這不能強(qiáng)調(diào)說(shuō)本發(fā)明限于上述實(shí)施例，在不背離精神的范圍中可以進(jìn)行各種變化。

實(shí)施例1和實(shí)施例3可以組合以采用電位轉(zhuǎn)換電路cv1和電位轉(zhuǎn)換電路cv3二者。

實(shí)施例1和5是輸出驅(qū)動(dòng)器的示例。然而，同樣的技術(shù)可以類(lèi)似地應(yīng)用于晶體管被垂直堆疊且柵極偏置被控制的電路，從而耐受高電壓。