專利名稱：高速差分接口的制作方法
技術領域：
本發明涉及一種高速差分接口 (HSDI)。
背景技術：
隨著通訊技術的發展，要求芯片間的數據傳輸速度越來越快。現今對高速 數據傳輸的需求正推動著接口技術向高速、串行、差分、低功耗以及點對點接 口的方向發展，而低電壓差分訊號具備所有上述特性。差分信號的優點是幅度 較小，可以使數據傳輸速度最大化，且具有較強抗干擾、抗噪聲的性能。在通 訊領域，使用較多的差分信號就是LVDS和高清晰度多媒體接口
(HDMI/TMDS)。這兩種信號的電平設置都是由相關的國際標準進行定義， 一般來說，LVDS的接口共模電壓是1.2v，而HDMI/TMDS的接口終端電壓是 3.3v。
現有的HDMI/TMDS的結構如圖1所示，主要包括HDMI內容送出裝置， HDMI顯示終端。HDMI內容送出裝置內具有HDMI發送器，接收視頻信號、 音頻信號以及控制/狀態信號。HDMI顯示終端包括HDMI接收器和數字視頻 信息存儲芯片(EDIDROM)。 HDMI接收器將處理后的視頻、音頻以及控制/ 狀態信號傳送出。EDID ROM芯片將顯示所支持的全部音頻和視頻格式，包 括色深模式。HDMI接收器和HDMI發送器之間設有三個TMDS數據信道和 一個TMDS時鐘信道，用于將HDMI發送器內的數據信號和時鐘信號傳輸到 HDMI接收器內。視頻、音頻信息包也從HDMI發送器H傳送到HDMI發送 器。在HDMI發送器和HDMI接收器之間還進行芯片使能控制(CEC)
上述結構的HDMI/TMDS，具有額外的支持的音頻/視頻格式顯示數據信 道(DDC)，這就需要額外的輸入/輸出線。同時，該HDMI/TMDS由于需要3 個數據信道和1個時鐘信道，接口容量較大。發射器和接收器兩端都需要設置 頻率合成器，加大了成本以及結構的復雜程度。信號振幅為500 mV，導致了 較高的能量消耗。接口終端電壓是3.3v，限制了高速數據傳輸的改良技術。
另一種LVDS的結構如圖2所示，該LVDS包括依次相連的主圖形控制器、 發送器、接收器和液晶顯示控制板控制器。上述LVDS的優勢在于具有較長的 傳輸距離且不需要編解碼器。但該LVDS也具有如下的不足接口共模電壓是 1.2v，限制了高速數據傳輸的改良技術。發送器和接收器中都需要設置頻率合 成器來恢復數據，接收器一側的頻率合成器將會形成另一個時鐘偏差而導致數 據捕獲問題，且需要更多的電路來補償。這就使得整個電路結構復雜，成本提 高。該LVDS由于需要4個數據信道和1個時鐘信道，接口容量較大。

發明內容
本發明的目的在于提供一種高速差分接口 ，以克服上述HDMI/TMDS和 LVDS接口的不足。
為了實現上述發明目的，本發明的技術方案如下-
一種高速差分接口，包括發送器、接收器以及所述發送器和接收器之間的 數據信道和時鐘信道；所述發送器包括編碼器，接收外部數據；串行器，與 編碼器出口相連；驅動器，與串行器出口相連；和頻率合成器，接收基準時鐘 信號，該頻率合成器輸出接入所述串行器；所述接收器包括數據鎖存器，與 所述驅動器之間通過兩個差分數據信道和一個差分時鐘信道相連；解串器，與 數據鎖存器的出口相連；解碼器，與解串器的出口相連。
采用上述結構的高速差分接口，接收器側沒有頻率合成器，此時的時鐘偏 差和數據偏差相互跟蹤從而相互抵消。整個接口電路實現了低引線數、低能量 消耗、低噪音、高數據速率、低成本。
所述串行器的串行化率是16: 1。
所述時鐘信道提供與數據信道一樣的數據速率。
所述每個差分數據信道的容量為32bits。
所述接收器使用時鐘雙邊沿觸發方法來捕獲數據。
所述驅動器內含有6mA拉電流和高速開關。


圖1為現有的HDMI/TMDS的結構圖； 圖2為現有的LVDS的結構圖3為本發明的高速差分接口的結構圖。
具體實施例方式
下面根據圖3，給出本發明的較佳實施例，并予以詳細描述，使能更好地 理解本發明的功能、特點。
圖3為本發明的高速差分接口的結構圖。如圖3所示，一種高速差分接口， 主要包括發送器、接收器兩部分。發送器包括編碼器、串行器、驅動器和頻率 合成器四部分。編碼器接收來自外部的數據，進行位同步，即使得接收端定時 信號與接收到的定時信號之間具有特定相位關系。在需要時，編碼器進行直流 平衡編碼。串行器，與編碼器出口相連。該串行器的串行化率是16: 1，用于 將16個并行數據轉化為1個連續的數據流。驅動器，與串行器出口相連，該 驅動器內含有6mA拉電流和高速開關。頻率合成器，其輸出接入所述串行器， 該頻率合成器接收基準時鐘信號，基于基準時鐘產生16相位時鐘輸入到串行 器。
所述接收器包括數據鎖存器、解串器和解碼器三部分。數據鎖存器與所述 驅動器之間通過兩個差分數據信道和一個差分時鐘信道相連，提供合適的時鐘 調整算法來優化選通脈沖定位，捕獲數據、轉換差分信號到數字信號。所述的 時鐘信道提供與數據信道一樣的數據速率，每個差分數據信道的容量為32bits。
解串器，與數據鎖存器的出口相連，用于將連續的數據流轉換回并行數據。解 碼器，與解串器的出口相連，用于消除直流平衡編碼并提取出重新對齊的數據。
從上述結構的高速差分接口可以看出，接收器側沒有設置頻率合成器。這 就增強二進制誤碼率(BER)用于安全數據傳輸。此時的時鐘偏差和數據偏差 相互跟蹤從而相互抵消。整個接口電路實現了低引線數、低能量消耗、低噪音、 高數據速率、低成本。接收器使用時鐘雙邊沿觸發方法來捕獲數據。該高速差 分接口物理信號擺幅為300mV，采用50歐姆的終端來接收端電壓。
以上所述的，僅為本發明的較佳實施例，并非用以限定本發明的范圍，本 發明的上述實施例還可以做出各種變化。即凡是依據本發明申請的權利要求書 及說明書內容所作的簡單、等效變化與修飾，皆落入本發明專利的權利要求保 護范圍。
權利要求
1、一種高速差分接口，包括發送器、接收器以及所述發送器和接收器之間的數據信道和時鐘信道；其特征在于， 所述發送器包括 編碼器，接收外部數據； 串行器，與編碼器出口相連； 驅動器，與串行器出口相連；和 頻率合成器，接收基準時鐘信號，該頻率合成器輸出接入所述串行器； 所述接收器包括 數據鎖存器，與所述驅動器之間通過兩個差分數據信道和一個差分時鐘信道相連；解串器，與數據鎖存器的出口相連；解碼器，與解串器的出口相連。
2、 如權利要求1所述的高速差分接口，其特征在于，所述串行器的串行 化率是16: 1。
3、 如權利要求2所述的高速差分接口，其特征在于，所述每個差分數據 信道的容量為32bits。
4、 如權利要求1或2或3所述的高速差分接口，其特征在于，所述時鐘 信道提供與數據信道一樣的數據速率。
5、 如權利要求1或2或3所述的高速差分接口，其特征在于，所述接收 器使用時鐘雙邊沿觸發方法來捕獲數據。
6、 如權利要求1或2或3所述的高速差分接口，其特征在于，所述驅動 器內含有6mA拉電流和高速開關。
全文摘要
本發明涉及一種高速差分接口，包括發送器、接收器以及所述發送器和接收器之間的數據信道和時鐘信道；所述發送器包括編碼器，接收外部數據；串行器，與編碼器出口相連；驅動器，與串行器出口相連；和頻率合成器，接收基準時鐘信號，該頻率合成器輸出接入所述串行器；所述接收器包括數據鎖存器，與所述驅動器之間通過兩個差分數據信道和一個差分時鐘信道相連；解串器，與數據鎖存器的出口相連；解碼器，與解串器的出口相連。采用上述結構的高速差分接口，接收器側沒有頻率合成器，時鐘偏差和數據偏差相互跟蹤從而相互抵消。整個接口電路實現了低引線數、低能量消耗、低噪音、高數據速率、低成本。
文檔編號H04L25/02GK101364960SQ20081004033
公開日2009年2月11日 申請日期2008年7月8日 優先權日2008年7月8日
發明者張圣德, 張杰德, 熒 榮, 鄒文錦 申請人:華亞微電子(上海)有限公司