專利名稱：基于cpci接口的多通道解調(diào)信號處理平臺的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號處理領(lǐng)域，特別涉及一種基于CPCI接ロ的多通道解調(diào)信號處理
\I7.ムI ロ。
背景技術(shù)：
衛(wèi)星移動通信就是地球上(包括地面和低層大氣中)的無線電通信站之間利用衛(wèi)星作為中繼而進行的通信。最適合衛(wèi)星通信的頻率是I——IOGHz頻段，即微波頻段。為了滿足越來越多的需求，已開始研究應(yīng)用新的頻段，如12GHz，14GHz, 20GHz及30GHz。在微波頻帶，整個通信衛(wèi)星的工作頻帶寬度約為500MHz，為了便于放大、發(fā)射及減少變調(diào)干擾，一般在衛(wèi)星上設(shè)置若干個轉(zhuǎn)發(fā)器，每個轉(zhuǎn)發(fā)器的工作頻帶寬度為36MHz或72MHz。目前的衛(wèi)星通信多采用頻分多址技術(shù)，不同的地球站占用不同的頻率，即采用不同的載波，頻分多址適合于點對點、大容量的通信系統(tǒng)。近年來，由于時分多址比頻分多址有一系列優(yōu)點，如不會產(chǎn)生互調(diào)干擾、不需要利用上下變頻把各地球站信號分開、適合數(shù)字通信、可根據(jù)業(yè)務(wù)量的變化按需分配、可采用數(shù)字話音插空技術(shù)使容量増加5倍等，已逐漸采用時分多址技術(shù)，即每ー個地球站占用同一頻帶，但占用不同的時隙。另ー種多址技術(shù)是碼分多址(CDMA)，即不同的地球站占用同一頻率和同一時間，但有不同的隨機碼來區(qū)分不同的地址。碼分多址采用了擴展頻譜通信技術(shù)，具有抗干擾能力強、有較好的保密通信能力、可靈活調(diào)度話路等優(yōu)點；其缺點是頻譜利用率較低。碼分多址較適合于容量小、分布廣、有一定保密要求的系統(tǒng)。針對上述衛(wèi)星信號的特點，現(xiàn)有的衛(wèi)星信號處理平臺是根據(jù)衛(wèi)星通信系統(tǒng)的具體要求，采用其中一種適用的多址技術(shù)而設(shè)計的，不能實現(xiàn)多種技術(shù)同時兼容以滿足更高的需求；另ー方面，現(xiàn)有的衛(wèi)星信號處理平臺沒有進行帶寬信號抽取濾波，不能實現(xiàn)多通道信 號處理。軟件無線電是以ー個通用、標準、模塊化的硬件平臺為依托，通過軟件編程來實現(xiàn)無線電臺的各種功能模塊，并將各種功能模塊按需要組合成無線電系統(tǒng)。軟件無線電從傳統(tǒng)的基于硬件、面向用途的電臺設(shè)計方法中解放出來。采用軟件無線電技術(shù)進行衛(wèi)星信號處理平臺設(shè)計是衛(wèi)星通信技術(shù)發(fā)展的趨勢。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)中所存在的上述不足，提供一種基于CPCI接ロ的多通道解調(diào)信號處理平臺，該解調(diào)信號處理平臺能夠兼容上一代、現(xiàn)在發(fā)射和下一代衛(wèi)星信號，兼容不同制式、不同體制、不同速率的信號處理技術(shù)，實現(xiàn)多通道解調(diào)信號處理。為了實現(xiàn)上述發(fā)明目的，本發(fā)明提供了以下技術(shù)方案
基于CPCI接ロ的多通道解調(diào)信號處理平臺，該解調(diào)信號處理平臺包括多通道中頻信號接收模塊，用于接收多路中頻模擬信號，所述多通道中頻信號接收模塊包括差分射頻接收器，所述差分射頻接收器用于將接收的不同中頻模擬信號以中頻模擬差分信號輸出；至少ー個A/D轉(zhuǎn)換模塊，所述A/D轉(zhuǎn)換模塊包括四片A/D轉(zhuǎn)換器，A/D轉(zhuǎn)換模塊用于完成中頻模擬信號的數(shù)字轉(zhuǎn)換；
至少ー個DDC數(shù)字下變頻器模塊，所述DDC數(shù)字下變頻器模塊包括數(shù)控振蕩器，所述數(shù)控振蕩器連接級聯(lián)積分梳狀濾波器，所述級聯(lián)積分梳狀濾波器連接半帶濾波器，所述半帶濾波器連接信道化多相濾波器組，所述DDC數(shù)字下變頻器模塊用于濾波、信號調(diào)整和下變頻處理；
與所述至少ー個DDC數(shù)字下變頻器模塊連接的FPGA模塊，所述FPGA模塊用于完成數(shù)字信號的格式轉(zhuǎn)換、半帶濾波、解調(diào)、解碼功能；
分別與FPGA模塊連接的DSP模塊和CPCI接ロ模塊，所述DSP模塊用于完成數(shù)字信號的運算、分析，對信號進行配置計算處理、數(shù)字解調(diào)處理，CPCI接ロ模塊用于輸出信息；所述A/D轉(zhuǎn)換模塊以直流耦合方式與DDC數(shù)字下變頻器模塊連接，所述DDC數(shù)字下變頻器模塊與FPGA模塊通過輸入控制、輸出信號、控制信號連接，所述FPGA模塊通過直流耦 合方式和多通道同步串ロ形式與DSP模塊連接。進ー步的，所述A/D轉(zhuǎn)換模塊的輸入時鐘由外部時鐘通過接插件提供。進ー步的，所述FPGA模塊還連接有FIFO，所述FIFO用于緩存數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果
I、本發(fā)明的基于CPCI接ロ的多通道解調(diào)信號處理平臺，是ー個集成模擬信號接收與數(shù)字信號發(fā)送為一體的綜合處理平臺，該解調(diào)信號處理平臺采用了并行的、獨立的A/D轉(zhuǎn)換模塊及數(shù)字下變頻器通道，可接收至少一路衛(wèi)星移動通信的中頻信號，實現(xiàn)多通道解調(diào)信號處理。2、該信號處理平臺采用軟件無線電技木，通過對FPGA模塊和DSP模塊編程、軟件升級，實現(xiàn)信號處理平臺功能擴展，使得信號處理平臺能夠兼容上一代、現(xiàn)在發(fā)射和下一代衛(wèi)星信號，兼容不同制式、不同體制、不同速率的信號處理技木，具有更強的實用性，能夠滿足更高的需求。


圖I衛(wèi)星通信系統(tǒng)信號傳輸、處理流程框 圖2本發(fā)明信號處理平臺框 圖3多通道中頻信號接收模塊原理框 圖4 DDC數(shù)字下變頻器模塊原理框 圖5 DDC數(shù)字下變頻器模塊與FPGA模塊連接原理框 圖6 FPGA模塊與DSP模塊連接原理框 圖7 A/D轉(zhuǎn)換模塊與FPGA模塊連接原理框 圖8 FPGA模塊和CPCI接ロ連接原理框圖。
具體實施例方式下面結(jié)合試驗例及具體實施方式
對本發(fā)明作進ー步的詳細描述。但不應(yīng)將此理解為本發(fā)明上述主題的范圍僅限于以下的實施例，凡基于本發(fā)明內(nèi)容所實現(xiàn)的技術(shù)均屬于本發(fā)明的范圍。參考圖1，不同的衛(wèi)星發(fā)出不同(路徑)的中頻信號，不同中頻信號接收天線將不同(路徑)的中頻信號經(jīng)下行鏈路傳輸至地球站；地球站將接收的不同(路徑)的微弱中頻信號傳輸至不同的低噪聲放大器模塊，以保證接收信號的質(zhì)量；經(jīng)放大的不同(路徑)的中頻信號再經(jīng)過與低噪聲放大器模塊對應(yīng)的下變頻器進行頻率變換，對信號再次放大，輸出70MHz或140MHz的中頻信號；進一步放大的不同(路徑)中頻信號經(jīng)解調(diào)器信號處理平臺進行解調(diào)、編碼后得到相應(yīng)的信息，并輸出該信息。參考圖2，本實施例列舉的基于CPCI接ロ的多通道解調(diào)信號處理平臺包括多通道中頻信號接收模塊、至少ー個A/D轉(zhuǎn)換 模塊、至少ー個DDC數(shù)字下變頻器模塊、FPGA模塊、DSP模塊、及CPCI接ロ模塊，所述多通道中頻信號接收模塊可接收不同中頻模擬信號，ー個A/D轉(zhuǎn)換模塊包括四片A/D轉(zhuǎn)換器，ー個A/D轉(zhuǎn)換模塊與ー個DDC數(shù)字下變頻器模塊連接，DDC數(shù)字下變頻器模塊連接FPGA。其中，所述A/D轉(zhuǎn)換模塊以直流耦合方式與DDC數(shù)字下變頻器模塊連接，所述DDC數(shù)字下變頻器模塊通過信號與FPGA模塊連接，所述FPGA模塊通過直流耦合方式和多通道同步串ロ形式與DSP模塊連接，F(xiàn)PGA模塊通過接ロ電路與CPCI接ロ連接。本實施例中，A/D轉(zhuǎn)換模塊采用ADI公司的A/D6645作為模擬采樣芯片，DDC數(shù)字下變頻器采用InterSil公司的ISL5416，F(xiàn)PGA模塊采用XILINX公司的集成可編程邏輯芯片XC5VLX330T，DSP模塊選用TI公司的TMS320C6455，通過FPGA模塊和DSP模塊的交換網(wǎng)絡(luò)使數(shù)據(jù)信號與全球網(wǎng)絡(luò)進行同步交換，CPCI接ロ采用使用可編程邏輯器件的PCI9054器件。CPCI (Compact Peripheral Component Interconnect)具有高開放性、高可靠性、可熱插拔，擁有較高的帶寬，具有良好的兼容性。本發(fā)明基于CPCI接ロ的多通道解調(diào)信號處理平臺的工作流程為多通道中頻信號接收模塊將接收的不同中頻模擬信號傳輸至A/D轉(zhuǎn)換模塊，A/D轉(zhuǎn)換模塊將不同中頻模擬信號轉(zhuǎn)換為數(shù)字信號后傳輸至DDC數(shù)字下變頻器模塊，DDC數(shù)字下變頻器模塊對該數(shù)字信號進行濾波、信號調(diào)整和下變頻處理，然后傳輸至FPGA模塊，F(xiàn)PGA模塊對經(jīng)過下變頻處理的數(shù)字信號進行格式轉(zhuǎn)換、半帶濾波、解調(diào)、解碼，然后傳輸至DSP模塊，DSP模塊完成該數(shù)字信號的運算、分析，進行配置計算處理、數(shù)字解調(diào)處理，處理后的信號再返回至FPGA模塊，該處理后的信號經(jīng)FPGA模塊濾波后通過CPCI接ロ輸出，CPCI接ロ連接至計算機和磁盤陣列，該信息通過RAID陣列卡存儲在計算機磁盤陣列中，方便研究人員的研究。本發(fā)明基于CPCI接ロ的多通道解調(diào)信號處理平臺的各組成模塊及各模塊連接關(guān)系具體描述如下
參考圖3，多通道中頻信號接收模塊包括高頻頭和差分射頻接收器，中頻模擬信號被高頻頭接收，差分射頻接收器將中頻模擬信號該以中頻模擬差分信號輸出，該中頻模擬差分信號經(jīng)過阻抗變換后傳輸至A/D轉(zhuǎn)換模塊。A/D轉(zhuǎn)換模塊的輸入時鐘由外部時鐘提供，本實施例中，A/D轉(zhuǎn)換模塊的輸入時鐘由外部IOMHz時鐘通過接插件提供，A/D轉(zhuǎn)換模塊采樣時鐘要求質(zhì)量高，且相位噪聲低，如果時鐘信號抖動較大，信噪比容易惡化，很難保證有效采樣位數(shù)的精度。為了優(yōu)化性能，A/D轉(zhuǎn)換模塊的時鐘輸入采用差分低抖動的時鐘輸入，將輸入時鐘處理為PECL (Positive Emitter Coupled Logic)信號,通過交流稱合到A/D轉(zhuǎn)換模塊。參考圖4，所述DDC數(shù)字下變頻器模塊包括數(shù)控振蕩器、級聯(lián)積分梳狀濾波器(CIC)，所述級聯(lián)積分梳狀濾波器連接半帶濾波器(HB)，所述半帶濾波器連接信道化多相濾波器組。從A/D轉(zhuǎn)換模塊輸出的中頻數(shù)字信號與數(shù)控振蕩器產(chǎn)生的本振信號相乗，該中頻數(shù)字信號下變頻到零中頻信號，該零中頻信號再依次經(jīng)過級聯(lián)積分梳狀濾波器、半帶濾波器和信道化多相濾波器組，進行抽取濾波，同時把寬帶信號均勻分成若干子頻帶信號輸出，完成DDC數(shù)字下變頻器模塊對中頻信號的下變頻、濾波、信號調(diào)整處理。該DDC數(shù)字下變頻器模塊將傳統(tǒng)濾波與信道化多相濾波相結(jié)合，實現(xiàn)多通道信號處理。ー個DDC數(shù)字下變頻器模塊有A、B、C、D四個通道輸入端ロ，ー個A/D轉(zhuǎn)換模塊包括A、B、C、D四片A/D轉(zhuǎn)換器，其中A片A/D轉(zhuǎn)換器連接到DDC數(shù)字下變頻器模塊的A通道輸入端ロ，B片A/D轉(zhuǎn)換器連接到DDC數(shù)字下變頻器模塊的B通道輸入端ロ，C片A/D轉(zhuǎn)換器連接到DDC數(shù)字下變頻器模塊的C通道輸入端ロ，D片A/D轉(zhuǎn)換器連接到DDC數(shù)字下變頻器模塊的D通道輸入端ロ。A/D轉(zhuǎn)換模塊、DDC數(shù)字下變頻器模塊的輸出電平均為3. 3V，采用直流耦合方式連接。A/D轉(zhuǎn)換模塊輸出數(shù)據(jù)位寬度為14位，DDC數(shù)字下變頻器模塊數(shù)據(jù)輸入位寬度為17位。A/D轉(zhuǎn)換模塊的輸出為TWOS補碼格式，由于數(shù)據(jù)位寬對不齊，所以將A/D轉(zhuǎn)換模塊與DDC數(shù) 字下變頻器模塊的數(shù)據(jù)按照最高位對齊，DDC數(shù)字下變頻器模塊的多余低位下拉。參考圖5，DDC數(shù)字下變頻器模塊與FPGA模塊的互連包括DDC數(shù)字下變頻器模塊的輸入控制互連、輸出信號互連、控制信號互連。DDC數(shù)字下變頻器模塊包括四個輸入使能引腳與FPGA模塊進行輸入控制互連，每片DDC數(shù)字下變頻器模塊共占用FPGA模塊的4個3. 3V I/O管腳。本實施例中，DDC數(shù)字下變頻器模塊的輸出信號包括A、B、C、D四個輸出數(shù)據(jù)通道，每個輸出數(shù)據(jù)通道分數(shù)據(jù)使能、幀同步使能、輸出使能三類。DDC數(shù)字下變頻器模塊的輸出信號還提供一路VGA/衰減控制輸出通道和兩個輸出時鐘引腳，DDC數(shù)字下變頻器模塊連接到FPGA模塊上的信號包括A、B、C、D四個輸出數(shù)據(jù)通道和兩個輸出時鐘引腳。DDC數(shù)字下變頻器模塊與FPGA模塊的控制信號互連包括硬件控制和微處理器接ロ控制兩類。硬件控制有同步輸入、同步輸出、復(fù)位三種信號，共占用FPGA模塊的4個3. 3VI/O管腳。微處理器接ロ控制共占用FPGA模塊的23個3. 3V I/O管腳。參考圖6，DSP模塊對外有2個EMIF總線接ロ，分別是64 bit的EMIFA和16 bit的EMIFB。EMIFA接ロ具備與8bit、16bit、32bit、64 bit系統(tǒng)接ロ的功能，本實施例中，F(xiàn)PGA模塊與DSP模塊的數(shù)據(jù)通道通過DSP模塊的EMIFA以直流耦合的方式互連，實現(xiàn)無縫連接。DSP模塊控制與狀態(tài)信號有復(fù)位(RESET)信號、非可屏蔽中斷(匪I)信號、復(fù)位狀態(tài)輸出(RESETSTAT)信號、上電復(fù)位(POR)信號、GPIO[3:0]信號、TIMERl信號、TIMER2信號、IIC信號。DSP模塊的AECLKIN信號引腳和AECLK0UT信號引腳連接至FPGA模塊的時鐘引腳。DSP模塊的兩路McBSP以多通道同步串ロ的形式與FPGA模塊互連。參考圖7，A/D轉(zhuǎn)換模塊與FPGA模塊之間的互連需要穿過背板接插件，A/D轉(zhuǎn)換模塊與FPGA模塊之間的控制與狀態(tài)線通過OVR和RDY兩個引腳連接。參考圖8，PCI9054接ロ芯片完成采集卡與上位機的通信，使局部總線快速轉(zhuǎn)換到CPCI總線上，且支持DMA傳輸模式。為滿足大量圖像的實時采集要求，F(xiàn)PGA引入FIFO (先進先出數(shù)據(jù)緩存器)，大容量FIFO實現(xiàn)數(shù)據(jù)緩沖，實現(xiàn)高流量、高速度的數(shù)據(jù)的連續(xù)采集傳輸，還針對不同的格式、以及不同的傳輸方式對數(shù)據(jù)采集進行調(diào)整，應(yīng)用VerilogHDL硬件編程語言實現(xiàn)圖像格式的編程轉(zhuǎn)換。FPGA實現(xiàn)了總線時鐘和外部時鐘信號的邏輯匹配，以及FIFO操作的時序邏輯控制。本發(fā)明基于CPCI接ロ的多通道解調(diào)信號處理平臺，集成模擬信號接收與數(shù)字信號發(fā)送為一體，采用并行的、獨立的A/D轉(zhuǎn)換模塊及數(shù)字下變頻器通道，DDC數(shù)字下變頻器模塊將傳統(tǒng)濾波與信道化多相濾波相結(jié)合，可處理至少一路衛(wèi)星移動通信的中頻信號，實現(xiàn)Viterbi碼解碼方式；該信號處理平臺采用軟件無線電技術(shù)，通過對FPGA模塊和DSP模 塊編程、軟件升級，實現(xiàn)信號處理平臺功能擴展，使得該信號處理平臺能夠兼容不同制式、不同體制、不同速率的信號處理技術(shù)，具有更強的實用性，滿足更高的需求。
權(quán)利要求
1.基于CPCI接ロ的多通道解調(diào)信號處理平臺，其特征在干，該解調(diào)信號處理平臺包括 多通道中頻信號接收模塊，用于接收多路中頻模擬信號，所述多通道中頻信號接收模塊包括差分射頻接收器，所述差分射頻接收器用于將接收的不同中頻模擬信號以中頻模擬差分信號輸出； 至少ー個A/D轉(zhuǎn)換模塊，所述A/D轉(zhuǎn)換模塊包括四片A/D轉(zhuǎn)換器，A/D轉(zhuǎn)換模塊用于完成中頻模擬信號的數(shù)字轉(zhuǎn)換； 至少ー個DDC數(shù)字下變頻器模塊，所述DDC數(shù)字下變頻器模塊包括數(shù)控振蕩器，所述數(shù)控振蕩器連接級聯(lián)積分梳狀濾波器，所述級聯(lián)積分梳狀濾波器連接半帶濾波器，所述半帶濾波器連接信道化多相濾波器組，所述DDC數(shù)字下變頻器模塊用于濾波、信號調(diào)整和下變頻處理； 與所述至少ー個DDC數(shù)字下變頻器模塊連接的FPGA模塊，所述FPGA模塊用于完成數(shù)字信號的格式轉(zhuǎn)換、半帶濾波、解調(diào)、解碼功能； 分別與FPGA模塊連接的DSP模塊和CPCI接ロ模塊，所述DSP模塊用于完成數(shù)字信號的運算、分析，對信號進行配置計算處理、數(shù)字解調(diào)處理，CPCI接ロ模塊用于輸出信息； 所述A/D轉(zhuǎn)換模塊以直流耦合方式與DDC數(shù)字下變頻器模塊連接，所述DDC數(shù)字下變頻器模塊與FPGA模塊通過輸入控制、輸出信號、控制信號連接，所述FPGA模塊通過直流耦合方式和多通道同步串ロ形式與DSP模塊連接。
2.根據(jù)權(quán)利要求I所述的基于CPCI接ロ的多通道解調(diào)信號處理平臺，其特征在于，所述A/D轉(zhuǎn)換模塊的輸入時鐘由外部時鐘通過接插件提供。
3.根據(jù)權(quán)利要求2所述的基于CPCI接ロ的多通道解調(diào)信號處理平臺，其特征在于，所述FPGA模塊還連接有FIFO，所述FIFO用于緩存數(shù)據(jù)。
全文摘要
本發(fā)明公開了一種基于CPCI接口的多通道解調(diào)信號處理平臺，該解調(diào)信號處理平臺包括多通道中頻信號接收模塊，所述多通道中頻信號接收模塊可以連接至少一個A/D轉(zhuǎn)換模塊，至少一個DDC數(shù)字下變頻器模塊，所述DDC數(shù)字下變頻器模塊連接FPGA模塊，所述FPGA模塊連接DSP模塊和CPCI接口模塊。本發(fā)明的基于CPCI接口的多通道解調(diào)信號處理平臺，集成模擬信號接收與數(shù)字信號發(fā)送為一體，采用了并行、獨立的A/D轉(zhuǎn)換模塊及DDC數(shù)字下變頻器通道，可接收至少一路衛(wèi)星移動通信的中頻信號，實現(xiàn)多通道解調(diào)信號處理；該信號處理平臺兼容不同制式、不同體制、不同速率的信號處理技術(shù)，具有更強的實用性。
文檔編號H04B1/00GK102694557SQ20121019220
公開日2012年9月26日 申請日期2012年6月12日 優(yōu)先權(quán)日2012年6月12日
發(fā)明者何戎遼, 吳偉林, 張龍, 王維軍, 陳春梅 申請人:成都林海電子有限責(zé)任公司