一種多路數(shù)字圖像處理系統(tǒng)的制作方法
【專利摘要】本實(shí)用新型公開了一種多路數(shù)字圖像處理系統(tǒng)，包括主控制器FPGA和與主控制器FPGA連接的SDRAM、程序存儲器，主控制器FPGA的輸入端與電源轉(zhuǎn)換電路輸出端以及多個第一DVI編解碼芯片的輸出端連接，主控制器FPGA的輸出端與第二DVI編解碼芯片輸入端以及LVDS編解碼芯片輸入端連接，多個第一DVI編解碼芯片的輸入端相應(yīng)與多個第一DVI均衡器的輸出端連接，多個第一DVI均衡器的輸入端與用戶接口連接，第二DVI編解碼芯片輸出端與第二DVI均衡器輸入端連接，LVDS編解碼芯片輸出端與液晶屏連接，第二DVI均衡器輸出端與DVI記錄儀連接。本實(shí)用新型系統(tǒng)穩(wěn)定可靠、靈活性好、速度快、兼容性好、功能可擴(kuò)展、傳輸距離較長、信號干擾小。
【專利說明】一種多路數(shù)字圖像處理系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于圖像信號分析處理領(lǐng)域，具體涉及一種多路數(shù)字圖像處理系統(tǒng)。【背景技術(shù)】
[0002]圖像處理主要應(yīng)用在醫(yī)學(xué)、遙感、工業(yè)檢測和監(jiān)視、軍事偵察等領(lǐng)域。現(xiàn)代圖像處理和圖形處理都是以光柵掃描的像素為基礎(chǔ)，同一系統(tǒng)可實(shí)現(xiàn)兩種處理，兩者結(jié)合能進(jìn)行立體成像，如醫(yī)學(xué)上的三維CT (計(jì)算機(jī)層析攝影)，軍事模擬上的三維地理、地貌圖。圖像處理系統(tǒng)包括圖像處理硬件和圖像處理軟件。
[0003]DVI (數(shù)字視頻接口)是當(dāng)前圖像顯示領(lǐng)域研究和應(yīng)用的熱點(diǎn)，面向DVI輸出的視頻處理技術(shù)不僅解決了顯示器高分辨率、高刷新率等問題，而且提高了穩(wěn)定性和顯示性能，并進(jìn)一步降低了平板顯示器的成本。因此，面向DVI輸出的視頻控制器的研究具有十分重要的現(xiàn)實(shí)意義。
[0004]根據(jù)DVI標(biāo)準(zhǔn)，一條TMDS通道可以達(dá)到165 MHz的工作頻率和10 b接口，也就是可以提供1.65 Gb/s的帶寬，這足以應(yīng)付I 920X1 080060 Hz (23寸IXD)的顯示要求。另外，為了擴(kuò)充兼容性，DVI還可以使用第二條TMDS通道，這樣其帶寬將會超過3 Gb/s.也正是由于其較高的帶寬優(yōu)勢，目前DVI已經(jīng)成為了 IT業(yè)界最具前途的規(guī)范。
[0005]DVI具有支持高帶寬數(shù)據(jù)傳輸和高清晰圖像顯示的優(yōu)點(diǎn)。模擬視頻的顯示是通過數(shù)字到模擬到數(shù)字的轉(zhuǎn)化實(shí)現(xiàn)的，而DVI接口無需進(jìn)行這些轉(zhuǎn)換，直接數(shù)字到數(shù)字，避免了信號轉(zhuǎn)換而帶來的圖像質(zhì)量損失，使圖像的清晰度和細(xì)節(jié)表現(xiàn)力都得到了大大提高。基于以上優(yōu)點(diǎn)，DVI接口被廣泛應(yīng)用于航空、航天等領(lǐng)域。
[0006]在很多設(shè)計(jì)中，設(shè)計(jì)人員為了方便，簡化電路，不增加均衡器，對輸入信號不進(jìn)行處理。從而在后期的產(chǎn)品試驗(yàn)過程中，很容易就會出現(xiàn)信號顯示質(zhì)量差，兼容性差的缺陷，導(dǎo)致整個產(chǎn)品重新設(shè)計(jì)或整改，延緩了產(chǎn)品交貨進(jìn)度。
實(shí)用新型內(nèi)容
[0007]本實(shí)用新型所要解決的技術(shù)問題在于針對上述現(xiàn)有技術(shù)中的不足，提供一種多路數(shù)字圖像處理系統(tǒng)，該系統(tǒng)采用基于FPGA多路機(jī)載冗余圖像處理系統(tǒng)的設(shè)計(jì)方案，實(shí)現(xiàn)了對多路DVI視頻冗余信號的解碼、編碼、實(shí)時處理以及輸出顯示，并且信號通道增加冗余設(shè)計(jì)，系統(tǒng)穩(wěn)定可靠、靈活性好、速度快、兼容性好、功能可擴(kuò)展、傳輸距離較長、信號干擾小，有效解決了現(xiàn)有技術(shù)的不足。
[0008]為達(dá)到上述目的，本實(shí)用新型一種多路數(shù)字圖像處理系統(tǒng)，包括殼體、設(shè)置在殼體內(nèi)的電路板和液晶屏，其特征在于:該數(shù)字圖像處理系統(tǒng)還包括安裝在殼體內(nèi)電路板上的主控制器FPGA、與所述主控制器FPGA連接的SDRAM、LVDS編解碼芯片、第二 DVI均衡器、第二 DVI編解碼芯片、DVI記錄儀、電源轉(zhuǎn)換電路、與所述主控制器FPGA連接的程序存儲器、多個第一DVI編解碼芯片、多個第一DVI均衡器和用戶接口 ；所述電源轉(zhuǎn)換電路輸出端和多個第一 DVI編解碼芯片的輸出端分別與主控制器FPGA的輸入端連接，所述第二 DVI編解碼芯片輸入端和LVDS編解碼芯片輸入端分別與主控制器FPGA的輸出端連接，所述多個第一DVI編解碼芯片的輸入端相應(yīng)分別與多個第一 DVI均衡器的輸出端連接，所述多個第一 DVI均衡器的輸入端分別與用戶接口連接，所述第二 DVI編解碼芯片輸出端與第二 DVI均衡器輸入端連接，所述LVDS編解碼芯片輸出端與液晶屏連接，所述第二 DVI均衡器輸出端與DVI記錄儀連接。
[0009]進(jìn)一步地，所述主控制器FPGA包括SDRAM乒乓操作模塊與控制模塊、數(shù)據(jù)選擇模塊、輸出信號時序生成模塊、多路信號輸入模塊、多路DVI解碼器、信號輸出模塊、DVI解碼器和LVDS解碼器；SDRAM乒乓操作模塊與控制模塊與SDRAM連接，SDRAM乒乓操作模塊與控制模塊的輸入端分別與數(shù)據(jù)選擇模塊的輸出端、輸出信號時序生成模塊的輸出端連接，所述SDRAM乒乓操作模塊與控制模塊的輸出端與信號輸出模塊相連，所述數(shù)據(jù)選擇模塊輸入端分別與多路信號輸入模塊相連，所述多路信號輸入模塊分別相應(yīng)與多路DVI解碼器連接，所述信號輸出模塊分別與DVI解碼器、LVDS解碼器連接。
[0010]進(jìn)一步地，所述主控制器FPGA選擇Altera公司生產(chǎn)的FPGA芯片EP2S30F1020I4為主控芯片。
[0011]進(jìn)一步地，所述第一 DVI編解碼芯片和第二 DVI編解碼芯片分別為TI公司生產(chǎn)的芯片 TFP401 和 TFP410。
[0012]進(jìn)一步地，所述第一 DVI均衡器與第二 DVI均衡器均選用TI公司生產(chǎn)的均衡器DS16EV5110。
[0013]進(jìn)一步地，所述SDRAM選用MICRO公司生產(chǎn)的容量為128M的MT48LC4M32B2TG-6器件。
[0014]進(jìn)一步地，所述電源轉(zhuǎn)換電路與用戶接口連接。
[0015]進(jìn)一步地，所述電源轉(zhuǎn)換電路分別輸出1.2V和3.3V。
[0016]在上述技術(shù)方案中，本實(shí)用新型與現(xiàn)有技術(shù)相比具有以下優(yōu)點(diǎn):
[0017]第一，本實(shí)用新型利用FPGA設(shè)計(jì)結(jié)構(gòu)化狀態(tài)機(jī)實(shí)現(xiàn)對SDRAM的控制，完成了對數(shù)據(jù)的緩存設(shè)計(jì)，實(shí)現(xiàn)了對多路DVI視頻冗余信號的解碼、編碼、實(shí)時處理以及輸出顯示，信號通道增加冗余設(shè)計(jì)，加強(qiáng)了系統(tǒng)顯示的穩(wěn)定性和可靠性；
[0018]第二，采用DVI均衡器加DVI編解碼器的方式，對輸入、輸出信號進(jìn)行轉(zhuǎn)換處理。這樣處理有如下優(yōu)點(diǎn):傳輸距離較長，信號干擾小；系統(tǒng)速度快、靈活性強(qiáng)、兼容性好、功能可擴(kuò)展。
[0019]第三，本實(shí)用新型功耗低、體積小、外圍電路簡單、設(shè)計(jì)靈活、性能可靠。
【專利附圖】

【附圖說明】
[0020]圖1為本實(shí)用新型一種多路數(shù)字圖像處理系統(tǒng)的原理框圖；
[0021]圖2為本實(shí)用新型一種多路數(shù)字圖像處理系統(tǒng)的FPGA控制內(nèi)部原理邏輯框圖。
【具體實(shí)施方式】
[0022]下面結(jié)合附圖結(jié)本實(shí)用新型一種多路數(shù)字圖像處理系統(tǒng)作進(jìn)一步詳細(xì)說明。
[0023]本實(shí)施例中附圖標(biāo)記說明:
[0024]I——主控制器FPGA ;1_1——SDRAM乒乓操作模塊與控制模塊；1_2——數(shù)據(jù)選擇模塊；1_3-信號時序生成模塊；1_4-信號輸入模塊；1-5-DVI解碼器；1_6-
信號輸出模塊；1_7——DVI編碼器；1-8——LVDS編碼器；2——SDRAM ；3——LVDS編解碼芯片；4——液晶屏；5——第二 DVI均衡器；6——第二 DVI編解碼芯片；7——DVI記錄儀；8——電源轉(zhuǎn)換電路；9——程序存儲器；10——第一 DVI編解碼芯片；11——第一 DVI均衡器；12——用戶接口。
[0025]如圖1所示，本實(shí)施例的一種多路數(shù)字圖像處理系統(tǒng)包括殼體、設(shè)置在殼體內(nèi)的電路板和液晶屏4以及安裝在殼體內(nèi)電路板上的主控制器FPGA1、與所述主控制器FPGAl連接的SDRAM2、LVDS編解碼芯片3、第二 DVI均衡器5、第二 DVI編解碼芯片6、DVI記錄儀7、電源轉(zhuǎn)換電路8、與所述主控制器FPGAl連接的程序存儲器9、多個第一 DVI編解碼芯片10、多個第一 DVI均衡器11和用戶接口 12，本實(shí)施例中，第一 DVI編解碼芯片10和第一 DVI均衡器11分別有四個。電源轉(zhuǎn)換電路8輸出端和多個第一 DVI編解碼芯片10的輸出端分別與主控制器FPGAl的輸入端連接，第二 DVI編解碼芯片6輸入端和LVDS編解碼芯片3輸入端分別與主控制器FPGAl的輸出端連接，四個第一 DVI編解碼芯片10的輸入端相應(yīng)分別與四個第一 DVI均衡器11的輸出端連接，四個第一 DVI均衡器11的輸入端分別與用戶接口12連接，第二 DVI編解碼芯片6輸出端與第二 DVI均衡器5輸入端連接，LVDS編解碼芯片3輸出端與液晶屏4連接，第二 DVI均衡器5輸出端與DVI記錄儀7連接，電源轉(zhuǎn)換電路8與用戶接口 12連接，電源轉(zhuǎn)換電路8分別輸出1.2V和3.3V電壓。
[0026]如圖2所示，本實(shí)施例的主控制器FPGAl包括SDRAM乒乓操作模塊與控制模塊1-1、數(shù)據(jù)選擇模塊1-2、輸出信號時序生成模塊1-3、多路信號輸入模塊1-4、多路DVI解碼器1-5、信號輸出模塊1_6、DVI解碼器1-7和LVDS解碼器1_8 ；SDRAM乒乓操作模塊與控制模塊1-1與SDRAM2連接，SDRAM乒乓操作模塊與控制模塊1_1的輸入端分別與數(shù)據(jù)選擇模塊1-2的輸出端、輸出信號時序生成模塊1-3的輸出端連接，SDRAM乒乓操作模塊與控制模塊1-1的輸出端與信號輸出模塊1-6相連，數(shù)據(jù)選擇模塊1-2輸入端分別與多路信號輸入模塊1-4相連，多路信號輸入模塊1-4分別相應(yīng)與多路DVI解碼器1-5連接，信號輸出模塊1-6分別與DVI解碼器1-7、LVDS解碼器1_8連接。本實(shí)施例中，信號輸入模塊1_4和DVI解碼器1-5分別有二路。其中，二路信號輸入模塊1-4主要功能是接收外部輸入的視頻信號，增強(qiáng)輸入信號的驅(qū)動能力，為信號的后續(xù)處理做準(zhǔn)備。數(shù)據(jù)選擇模塊1-2根據(jù)需要選擇兩路輸入視頻信號中的一路進(jìn)行輸出。
[0027]由于SDRAM乒乓操作模塊與控制模塊1_1具有節(jié)省緩沖區(qū)空間、流水線式算法以及低速模塊處理高速數(shù)據(jù)流的特點(diǎn)。因此，本設(shè)計(jì)采用SDRAM乒乓操作模塊與控制模塊
1-1 ο
[0028]在本實(shí)施例中，SDRAM作為整個圖像處理系統(tǒng)的緩存，起著至關(guān)重要的作用。它將外部輸入的圖像按幀存入SDRAM中，然后按幀將圖像數(shù)據(jù)送到外部繼續(xù)處理。FPGA的控制邏輯所需要完成的功能有:接收來自外部的圖像數(shù)據(jù)，并進(jìn)行緩沖和數(shù)據(jù)重組，產(chǎn)生符合SDRAM控制器位寬的數(shù)據(jù)信號；產(chǎn)生對SDRAM的讀、寫命令和地址，并將它們寄存在FIFO中，隨時供SDRAM控制器提取。因此，系統(tǒng)需要一個地址產(chǎn)生邏輯JtSDRAM進(jìn)行直接控制，將用戶產(chǎn)生的地址命令進(jìn)行解析，產(chǎn)生讀/寫、刷新等一系列操作，對SDRAM發(fā)出的各種命令要符合特定的時序要求。在上電的時候還必須完成對SDRAM的初始化工作；建立用戶與SDRAM的數(shù)據(jù)通道，在SDRAM和用戶接口之間傳遞需要寫入或者讀出的數(shù)據(jù)，并且調(diào)整對應(yīng)讀/寫操作的DQS信號時序，使其滿足SDRAM的要求；緩存從SDRAM中讀出的數(shù)據(jù)，由于直接讀出的速度非常高，直接處理會對后端產(chǎn)生很大的壓力。因此，需要進(jìn)行緩存之后才送到后續(xù)處理。
[0029]輸出信號時序生成模塊1-3主要功能是對SDRAM 1-2進(jìn)行操作，生成需要的視頻時序信號以及生成驅(qū)動液晶屏4的視頻信號。
[0030]本實(shí)施例的主控制器FPGAl選擇Altera公司生產(chǎn)的FPGA芯片EP2S30F1020I4為主控芯片。配置芯片選用EPCS16SI16N，利用FPGA內(nèi)部豐富的邏輯資源和強(qiáng)大的IP核，配以相應(yīng)的外部電路，構(gòu)建出一個靈活、簡潔、可靠的機(jī)載視頻圖形處理系統(tǒng)的嵌入式硬件模塊。
[0031 ] 本實(shí)施例中，所述第一 DVI編解碼芯片10和第二 DVI編解碼芯片6為TI公司生產(chǎn)的芯片TFP401、TFP410，具有功耗低、體積小、外圍電路簡單等特點(diǎn)。該器件控制引腳直接連接至FPGA，可以很好控制這些器件的工作狀態(tài)，以便減小功耗。并且，整個FPGA內(nèi)部邏
輯控制簡單、可靠。
[0032]本實(shí)施例中，所述第一 DVI均衡器11與第二 DVI均衡器5選用TI公司生產(chǎn)的均衡器DS16EV5110，該器件同樣具有功耗低、體積小、外圍電路簡單等特點(diǎn)。
[0033]本實(shí)施例中，所述SDRAM2選用MICRO公司生產(chǎn)的容量為128M的MT48LC4M32B2TG-6器件。整個系統(tǒng)顯示的分辨率為1600X 1200060 Hz，信號位為真彩色24b，則一幀圖像所需需要存儲的容量C = I 600X1 200X24=46080000 b~47Mb;考慮到SDRAM乒乓操作和容量等問題，選用MICRO公司生產(chǎn)的容量為128M的MT48LC4M32B2TG-6器件，速度等級6，時鐘頻 率達(dá)到166 MHz.該器件具有32根數(shù)據(jù)線和12根地址線，還有一些控制線。通過在FPGA內(nèi)部搭建邏輯控制單元，可以很好的控制SDRAM視頻信號的翻轉(zhuǎn)等操作。
[0034]為了滿足前后端數(shù)據(jù)流匹配，并實(shí)時發(fā)送，這里采用了 SDRAM讀寫交替進(jìn)行的讀寫方式。寫入和讀出操作的發(fā)起是由行激活命令開始的，命令為10011，發(fā)起的同時sdram_addr送入列地址，發(fā)起寫入讀出命令時送入行地址。寫入命令與數(shù)據(jù)同步，讀出命令在發(fā)出后潛伏期時間后送出數(shù)據(jù)到端口，sdram_data為SDRAM的輸入輸出數(shù)據(jù)端口。預(yù)沖方式采用了自動預(yù)沖，即在發(fā)起讀寫命令時將地址位AlO置高就可以在讀寫操作后SDRAM內(nèi)部自動進(jìn)行預(yù)沖操作，不需要發(fā)出額外命令，自動預(yù)沖占用4個時鐘周期。讀寫操作交替進(jìn)行，有兩個寫入操作，一個讀取操作。
[0035]SDRAM在完成讀寫操作的同時還需要完成每64 ms全行(4 096行)自動刷新操作，為所有行進(jìn)行充電，不然就會導(dǎo)致SDRAM內(nèi)的數(shù)據(jù)丟失。這里將自動刷新操作穿插在讀寫當(dāng)中，經(jīng)計(jì)算為15 μ s需進(jìn)行一次自動刷新操作，通過一個計(jì)數(shù)器每15 μ s發(fā)起一次自動刷新請求，程序檢測到自動刷新操作請求后進(jìn)行自動刷新操作然后再進(jìn)行讀寫操作，自動刷新操作占用10個時鐘周期。
[0036]本實(shí)施例中，所述電源轉(zhuǎn)換電路8與用戶接口 12連接。
[0037]如圖1和圖2所示，本實(shí)施例中，所述電源轉(zhuǎn)換電路8分別輸出1.2￥和3.3乂。
[0038]使用中，用戶輸入4路DVI信號，然后根據(jù)輸入信號特性進(jìn)行選擇，將視頻信號實(shí)時顯示在液晶屏4上。另外，將實(shí)時顯示的圖像回送給DVI記錄儀7，此時DVI記錄儀7實(shí)時記錄當(dāng)前的信息以及故障信息，確保在全任務(wù)階段圖像顯示的正確性。系統(tǒng)能夠流暢地對1600 X 1200分辨率，60Hz刷新率，24位真彩色的高清視頻進(jìn)行實(shí)時處理，不會出現(xiàn)信號
顯示質(zhì)量差，兼容性差的缺陷。
[0039]以上所述，僅是本實(shí)用新型的較佳實(shí)施例，并非對本實(shí)用新型作任何限制，凡是根據(jù)本實(shí)用新型技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、變更以及等效結(jié)構(gòu)變化，均仍屬于本實(shí)用新型技術(shù)方案的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種多路數(shù)字圖像處理系統(tǒng)，包括殼體、設(shè)置在殼體內(nèi)的電路板和液晶屏(4)，其特征在于:該數(shù)字圖像處理系統(tǒng)還包括安裝在殼體內(nèi)電路板上的主控制器FPGA (I)、與所述主控制器FPGA (I)連接的SDRAM (2)、LVDS編解碼芯片(3)、第二 DVI均衡器(5)、第二 DVI編解碼芯片(6)、DVI記錄儀(7)、電源轉(zhuǎn)換電路(8)、與所述主控制器FPGA (I)連接的程序存儲器(9)、多個第一 DVI編解碼芯片(10)、多個第一 DVI均衡器(11)和用戶接口(12);所述電源轉(zhuǎn)換電路(8)輸出端和多個第一 DVI編解碼芯片(10)的輸出端分別與主控制器FPGA(O的輸入端連接，所述第二 DVI編解碼芯片(6)輸入端和LVDS編解碼芯片(3)輸入端分別與主控制器FPGA (I)的輸出端連接，所述多個第一 DVI編解碼芯片(10)的輸入端相應(yīng)分別與多個第一 DVI均衡器(11)的輸出端連接,所述多個第一 DVI均衡器(11)的輸入端分別與用戶接口(12)連接，所述第二 DVI編解碼芯片(6)輸出端與第二 DVI均衡器(5)輸入端連接，所述LVDS編解碼芯片(3)輸出端與液晶屏(4)連接，所述第二 DVI均衡器(5)輸出端與DVI記錄儀(7)連接。
2.根據(jù)權(quán)利要求書I所述的一種多路數(shù)字圖像處理系統(tǒng)，其特征是:所述主控制器FPGA( I)包括SDRAM乒乓操作模塊與控制模塊(1-1 )、數(shù)據(jù)選擇模塊(1-2)、輸出信號時序生成模塊(1-3)、多路信號輸入模塊(1-4)、多路DVI解碼器(1-5)、信號輸出模塊(1-6)、DVI解碼器(1-7)和LVDS解碼器(1-8)；SDRAM乒乓操作模塊與控制模塊(1_1)與SDRAM (2)連接，SDRAM乒乓操作模塊與控制模塊(1-1)的輸入端分別與數(shù)據(jù)選擇模塊(1-2)的輸出端、輸出信號時序生成模塊(1-3)的輸出端連接，所述SDRAM乒乓操作模塊與控制模塊(1-1)的輸出端與信號輸出模塊(1-6)相連，所述數(shù)據(jù)選擇模塊(1-2)輸入端分別與多路信號輸入模塊(1-4)相連，所述多路信號輸入模塊(1-4)分別相應(yīng)與多路DVI解碼器(1-5)連接，所述信號輸出模塊(1-6)分別與DVI解碼器(1-7)、LVDS解碼器(1-8)連接。
3.根據(jù)權(quán)利要求書I所述的一種多路數(shù)字圖像處理系統(tǒng)，其特征是:所述主控制器FPGA (I)選擇Altera公司生產(chǎn)的FPGA芯片EP2S30F1020I4為主控芯片。
4.根據(jù)權(quán)利要求書I所述的一種多路數(shù)字圖像處理系統(tǒng)，其特征是:所述第一DVI編解碼芯片(10)和第二 DVI編解碼芯片(6)分別為TI公司生產(chǎn)的芯片TFP401和TFP410。
5.根據(jù)權(quán)利要求書I所述的一種多路數(shù)字圖像處理系統(tǒng)，其特征是:所述第一DVI均衡器(11)與第二 DVI均衡器(5)均選用TI公司生產(chǎn)的均衡器DS16EV5110。
6.根據(jù)權(quán)利要求書I所述的一種多路數(shù)字圖像處理系統(tǒng)，其特征是:所述SDRAM(2)選用MICRO公司生產(chǎn)的容量為128M的MT48LC4M32B2TG-6器件。
7.根據(jù)權(quán)利要求書I所述的一種多路數(shù)字圖像處理系統(tǒng)，其特征是:所述電源轉(zhuǎn)換電路(8)與用戶接口(12)連接。
8.根據(jù)權(quán)利要求書I所述的一種多路數(shù)字圖像處理系統(tǒng)，其特征是:所述電源轉(zhuǎn)換電路(8)分別輸出1.2V和3.3V。
【文檔編號】H04N5/765GK203708370SQ201420092554
【公開日】2014年7月9日 申請日期:2014年3月3日 優(yōu)先權(quán)日:2014年3月3日
【發(fā)明者】王遠(yuǎn)志 申請人:安慶師范學(xué)院