電壓控制電路、方法、柵極驅動電路和顯示裝置的制造方法
【技術領域】
[0001]本發明涉及顯示技術領域，尤其涉及一種電壓控制電路、方法、柵極驅動電路和顯示裝置。
【背景技術】
[0002]在傳統GOA (Gate On Array，陣列基板行驅動)電路設計中，在輸出截止保持階段(即輸出高電平的柵極驅動信號后的階段)，輸出晶體管的柵極電位為-8V，此時柵極驅動信號輸出端的電位也為-8V，這樣在輸出截止保持階段輸出晶體管的柵源電壓為0V，在高溫環境下會因為漏電流較大而導致異常顯示不良。如圖1所示，現有的電壓控制電路是采用與非門10來實現在輸出截止保持階段控制輸出晶體管M0的柵源電壓小于0，即控制當上拉節點PU的電位為低電平時控制反向控制電壓Vgl2輸入至M0的柵極，但是由于該與非門10包括的第一控制晶體管MCI為p型晶體管，因此現有的電壓控制電路在工藝上兼容性差。在圖1中，Cs為存儲電容，MC2為所述與非門10包括的第二控制晶體管，OUTPUT為柵極驅動信號輸出端，CLK為第一時鐘信號。

【發明內容】

[0003]本發明的主要目的在于提供一種電壓控制電路、方法、柵極驅動電路和顯示裝置，解決現有技術中在解決反向截止柵源電壓偏大導致的高溫異常顯示的問題時工藝兼容度差的冋題。
[0004]為了達到上述目的，本發明提供了一種電壓控制電路，用于控制輸出晶體管的柵源電壓，所述電壓控制電路包括:柵源電壓控制單元，與所述輸出晶體管的柵極和上拉節點連接，用于在每一顯示周期的輸出截止保持時間段，當所述上拉節點的電位為低電平時，通過控制所述輸出晶體管的柵極電位，以控制所述輸出晶體管的柵源電壓小于預定柵源電壓；所述預定柵源電壓小于或等于0 ;
[0005]所述柵源電壓控制單元包括的所有晶體管都為η型晶體管；
[0006]在每一顯示周期內，所述輸出截止保持時間段設置于輸出時間段之后。
[0007]實施時，本發明所述的電壓控制電路還包括:導通控制單元，分別與所述上拉節點和所述輸出晶體管的柵極連接，用于在每一顯示周期的輸出時間段，當所述上拉節點的電位為高電平時，控制所述輸出晶體管的柵極的電位為高電平，從而控制所述輸出晶體管導通；
[0008]所述導通控制單元包括的晶體管都為η型晶體管。
[0009]實施時，所述柵源電壓控制單元包括:
[0010]電位控制模塊，分別與所述上拉節點和控制端連接，用于當所述上拉節點的電位為高電平時控制所述控制端的電位為低電平，當所述上拉節點的電位為低電平時控制所述控制端的電位為高電平；以及，
[0011]反向截止控制模塊，分別與所述控制端和所述輸出晶體管的柵極連接，用于當所述控制端的電平為高電平時控制反向控制電壓接入所述輸出晶體管的柵極，以控制所述輸出晶體管的柵源電壓小于所述預定柵源電壓。
[0012]實施時，所述反向截止控制模塊包括:反向截止控制晶體管，柵極與所述控制端連接，源極與所述輸出晶體管的柵極連接，漏極接入所述反向控制電壓。
[0013]實施時，所述導通控制單元包括:導通控制晶體管，柵極和漏極都與所述上拉節點連接，源極與所述輸出晶體管的柵極連接；
[0014]所述輸出晶體管的源極與移位寄存器單元的柵極驅動電路輸出端連接，所述輸出晶體管的漏極接入第一時鐘信號；
[0015]所述上拉節點和所述柵極驅動電路輸出端之間設置有存儲電容。
[0016]實施時，所述電位控制模塊包括:第一控制晶體管，柵極與所述上拉節點連接，源極接入低電源電壓，漏極與所述控制端連接；
[0017]所述控制端接入高電源電壓。
[0018]實施時，所述電位控制模塊還包括第一控制電容和第二控制晶體管；所述第一控制晶體管的漏極通過所述第一控制電容與所述控制端連接；所述控制端通過所述第二控制晶體管接入高電源電壓；其中，
[0019]所述第一控制電容，第一端與所述第一控制晶體管的漏極連接；
[0020]所述第二控制晶體管，柵極與所述上拉節點連接，源極與所述第一控制電容的第二端連接，漏極接入高電源電壓。
[0021]實施時，所述反向截止控制晶體管的寬長比大于所述第二控制晶體管的寬長比；或者，所述反向截止控制晶體管的閾值電壓小于所述第二控制晶體管的閾值電壓。
[0022]實施時，所述電位控制模塊接入第二時鐘信號和第三時鐘信號；所述電位控制模塊包括:
[0023]第一控制晶體管，柵極與所述上拉節點連接，源極接入低電源電壓，漏極與控制節點連接；
[0024]第一控制電容，第一端與所述控制節點連接；
[0025]第二控制晶體管，柵極和漏極都接入所述第三時鐘信號，源極與所述第一控制電容的第二端連接；
[0026]第二控制電容，第一端與所述控制節點連接；
[0027]第三控制晶體管，柵極與所述第二控制晶體管的源極連接，源極接入所述第二時鐘信號，漏極與所述第二控制電容的第二端連接；以及，
[0028]第四控制晶體管，柵極與所述控制節點連接，源極與所述控制端連接，漏極與所述第二控制電容的源極連接；
[0029]所述第一時鐘信號和所述第二時鐘信號反相，所述第三時鐘信號和所述第二時鐘信號反相。
[0030]實施時，所述第一控制電容的電容值和所述第二控制電容的電容值相等。
[0031]實施時，所述電位控制模塊還包括:
[0032]第五控制晶體管，柵極和源極都與所述第一控制電容的第一端連接，漏極與所述控制節點連接；以及，
[0033]第六控制晶體管，柵極和漏極都與所述控制節點連接，源極與所述第一控制晶體管的漏極連接。
[0034]本發明還提供了一種電壓控制方法，采用上述的電壓控制電路，所述電壓控制方法包括:
[0035]在每一顯示周期的輸出時間段，第一時鐘信號和第三時鐘信號為高電平，第二時鐘信號為低電平，第二控制晶體管和第三控制晶體管都導通，通過第一時鐘信號對第一控制電容和第二控制電容充電，上拉節點的電位為高電平，導通控制單元控制導通上拉節點與輸出晶體管的柵極之間的連接，以使得輸出晶體管導通而輸出柵極驅動信號，同時第一控制晶體管導通以使得控制節點的電位被拉低為低電源電壓，第四控制晶體管截止；
[0036]在每一顯示周期的輸出截止保持時間段，上拉節點的電位為低電平，導通控制單元控制斷開上拉節點與輸出晶體管的柵極之間的連接，第一控制晶體管截止，第三時鐘信號間隔性地對第一控制電容和第二控制電容充電，以維持控制節點的電位為高電平，使得第四控制晶體管導通，從而通過反向截止控制模塊控制反向控制電壓接入所述輸出晶體管的柵極，以控制所述輸出晶體管的柵源電壓小于預定柵源電壓；所述預定柵源電壓小于或等于0。
[0037]本發明還提供了一種柵極驅動電路，包括多級移位寄存器單元；
[0038]所述移位寄存器單元包括輸出晶體管和上述的電壓控制電路；
[0039]所述電壓控制電路用于控制所述輸出晶體管的柵源電壓。
[0040]本發明還提供了一種顯示裝置，包括上述的柵極驅動電路。
[0041]與現有技術相比，本發明所述的電壓控制電路包括的柵源電壓控制單元包括的所有晶體管都為η型晶體管的柵源電壓控制單元，可以在解決反向截止柵源電壓偏大導致的高溫異常顯示的問題的同時，提高工藝兼容度。
【附圖說明】
[0042]圖1是現有的電壓控制電路的電路圖；
[0043]圖2是本發明實施例所述的電壓控制電路的結構圖；
[0044]圖3是本發明另一實施例所述的電壓控制電路的結構圖；
[0045]圖4是本發明又一實施例所述的電壓控制電路的結構圖；
[0046]圖5是本發明再一實施例所述的電壓控制電路的結構圖；
[0047]圖6是本發明另一實施例所述的電壓控制電路的電路圖；
[0048]圖7是本發明又一實施例所述的電壓控制電路的電路圖；
[0049]圖8是本發明再一實施例所述的電壓控制電路的電路圖；
[0050]圖9是本發明另一實施例所述的電壓控制電路的電路圖；
[0051]圖10是本發明所述的電壓控制電路的第一具體實施例的電路圖；
[0052]圖11是本發明所述的電壓控制電路的第二具體實施例的電路圖；
[0053]圖12是本發明所述的電壓控制電路的第三具體實施例的電路圖；
[0054]圖13是本發明所述的電壓控制電路的第三具體實施例的工作時序圖。
【具體實施方式】
[0055]下面將結合本發明實施例中的附圖，對本發明實施例中的技術