專利名稱：蝕刻溶液、基板的表面處理方法及形成淺溝槽隔離的方法
技術領域：
本發明涉及一種蝕刻溶液、半導體基板的表面處理方法以及形成淺溝槽 隔離的方法，且特別涉及一種應用于硅材料基板的蝕刻溶液、半導體基板的 表面處理方法以及形成淺溝槽隔離的方法。
背景技術：
隨著集成電路中集成度的增加，在半導體元件之間防止漏電或短路的隔
離工藝相對地扮演愈來愈重要的角色。傳統上一般采用硅區域氧化法(Local Oxidation of Silicon, LOCOS )作為半導體元件之間的隔離技術，主要的步 驟包括墊氧化層及墊氮化層的形成、墊氧化層及墊氮化層的蝕刻，以及以熱 氧化法生長二氧化硅材料的場氧化層。然而，在進行場氧化層的生長時，位 于墊氧化層及墊氮化層邊緣的硅，亦受到熱氧化環境中的氧分子及水氣等影 響，生成二氧化硅，并且推擠墊氧化層及墊氮化層的邊緣，使其向上翹起而 成鳥嘴(Bird's Beak )。此處所形成的鳥嘴減少了有源區域的長度，隨著半導 體工藝的向下推進，鳥嘴的長度更加顯著地影響有源區域的長度，進一步影 響了半導體元件的后續工藝。
因此，近來發展出 一種淺溝槽隔離(Shallow Trench Isolation ， STI)技 術，通過在硅芯片上先蝕刻出溝槽后再填入二氧化硅等材料的方式，形成半 導體元件之間的隔離區域。淺溝槽隔離技術主要利用墊氧化層及墊氮化層作 為硅芯片溝槽蝕刻時的掩模層，并且于完成填溝及平坦化的步驟后，清除此 掩模層。然而，利用濕法蝕刻的方式移除上述掩模層時，蝕刻劑亦會侵蝕硅 芯片的硅材料或多晶硅材料，造成硅芯片表面性質的破壞，并且于移除掩模 層之后，殘留氮化物于硅芯片上，造成硅芯片表面損壞以及成品率的下降。
為了避免上述所謂庫依效應(kooi effect)及其伴隨的白色帶狀區間 (white ribbon)現象，業界發展出 一種利用犧牲氧化層(Sacrificial Oxide Layer)來接決硅芯片表面受損的方法。主要是于硅芯片的表面氧化出 一層 犧牲氧化層后，再將此犧牲氧化層移去。然而此種利用犧牲氧化層改善硅芯片表面品質的方式，具有增加工藝步驟以及拉長工藝時間等不利的條件。此 外，為了避免濕法蝕刻墊氮化層所造成的問題，業界更發展出一種不需使用 墊氮化層的淺溝槽隔離技術。然而此種不使用墊氮化層的方式，大大增加了 工藝的步驟以及復雜度，并且增加了生產成本。
因此，如何能夠在不增加工藝復雜度，并且符合成本考量的條件下，解 決上述硅芯片表面品質劣化的問題，實為目前亟待解決的問題之一。

發明內容
本發明涉及一種蝕刻溶液、半導體基板的表面處理方法以及形成淺溝槽 隔離的方法，其利用氧化物移除劑以及氧化劑來備制蝕刻溶液，并且使半導 體基板的表面直接接觸蝕刻溶液以進行表面處理。其具有提高半導體基板的 表面品質、減緩庫依效應、處理步驟簡單以及節省成本等優點。
根據本發明的一方面，提出一種蝕刻溶液，用以進行半導體基板的表面 處理。此蝕刻溶液包括氧化劑以及氧化物移除劑。氧化劑是用來將半導體基 板氧化為半導體氧化物，而氧化物移除劑則用來移除上述的半導體氧化物。
根據本發明的另一方面，提出一種半導體基板的表面處理方法。首先， 提供半導體基板。接著，使上述半導體基板接觸蝕刻溶液。此蝕刻溶液包括 氧化劑以及氧化物移除劑。
根據本發明的再一方面，提出一種形成淺溝槽隔離的方法。首先，提供 半導體基板，此半導體基板具有溝槽。接著，形成村墊層于溝槽的表面。再 來，充填介電材料于溝槽中。然后，使半導體基板接觸蝕刻溶液，以進行半 導體基板的表面處理。此蝕刻溶液包括氧化劑以及氧化物移除劑。
為讓本發明的上述內容能更明顯易懂，下文特舉較佳的實施例，并配合 附圖，作詳細說明如下。


圖1繪示依照本發明優選實施例的形成淺溝槽隔離的方法流程圖2A繪示依照本發明優選實施例的基板、緩沖層及掩模層的示意圖2B繪示溝槽形成于圖2A的基板的示意圖2C繪示襯墊層形成于圖2B的溝槽表面的示意圖2D繪示介電材料沉積于圖2C的溝槽及掩模層上的示意圖；圖2E繪示圖2D的介電材料及掩模層平坦化后的示意圖2F繪示圖2E的掩^f莫層及緩沖層移除后的示意圖2G繪示圖2F的基板經過表面處理后的示意圖3A繪示應用本發明優選實施例的形成淺溝槽隔離的方法前后PMOS 閾值電壓值的分布圖；以及
圖3B繪示應用本發明優選實施例的形成淺溝槽隔離的方法前后NMOS 閾值電壓值的分布圖。
附圖標記說明 10:半導體基板 11:溝槽 20:緩沖層 40:介電材料 Al:第一電壓范圍 A3:第三電壓范圍 D:厚度
10a:半導體基板的表面
12:襯墊層
30:掩模層
50:氮化物
A2:第二電壓范圍
A4:第四電壓范圍
Pl、 P2、 P3、 P4:平均值
具體實施例方式
以下提出一實施例作為本發明的詳細說明。然而，本發明的技術不限制 于此，且此實施例并不會限縮本發明欲保護的范圍。再者，實施例中的圖示 亦省略不必要的元件，以清楚顯示本發明的技術特點。
請同時參照圖1,其繪示依照本發明優選實施例的形成淺溝槽隔離的方 法流程圖。本實施例的形成淺溝槽隔離的方法主要包括以下步驟。首先，提 供具有溝槽(trench)的半導體基板。接著，形成村墊層(liner layer)于溝 槽的表面。其次，充填介電材料于溝槽中。然后，使半導體基板接觸蝕刻溶 液，以進行半導體基板的表面處理，以改善半導體基板的表面品質，并且避 免庫依效應發生。
以下以在硅基板上形成淺溝槽隔離為例做說明。然而，任何于本發明所 屬技術領域的技術人員可了解，依照本發明優選實施例的形成淺溝槽隔離的 方法亦可應用于其他的半導體裝置中，用以改善表面品質，進一步提升了半 導體裝置的效能。
請同時參照圖2A 2G,圖2A繪示依照本發明優選實施例的基板、緩沖層及掩模層的示意圖；圖2B繪示溝槽形成于圖2A的基板的示意圖；圖 2C繪示襯墊層形成于圖2B的溝槽表面的示意圖；圖2D繪示介電材料沉積 于圖2C的溝槽及掩模層上的示意圖；圖2E繪示圖2D的介電材料及掩模層 平坦化后的示意圖；圖2F繪示圖2E的掩^f莫層及緩沖層移除后的示意圖；圖 2G繪示圖2F的基板經過表面處理后的示意圖。
首先如圖1的步驟101所示，提供具有溝槽的半導體基板。如圖2A所 示，本實施例中半導體基板IO的表面10a依序設置有緩沖層(buffer layer ) 20及掩模層(mask layer) 30,且緩沖層20及掩模層30具有相同的圖案 (pattern )。掩模層30例如是氮化物層，緩沖層20例如是氧化物層，此緩沖 層20是用來援沖掩模層30附著于半導體基板10上的應力。其次，蝕刻半 導體基板IO無對應圖案處，以形成溝槽ll，如圖2B所示。
接著，如步驟102及圖2C所示，形成襯墊層(liner layer) 12于溝槽11 的表面。本實施例中，此襯墊層12利用高溫氧化法形成，于大約900。C至 1000。C的高溫環境下，對于溝槽11的表面進行氧化。
本實施例的形成淺溝槽隔離的方法，接下來進行步驟103，充填介電材 料于溝槽ll中。首先進行介電材料40的沉積，介電材料40完全充滿溝槽 11。于本實施例中，介電材料40例如是二氧化硅(Si02),且較佳地是利用 化學氣相沉積(Chemical Vapor Deposition, CVD )的方式沉積于溝槽11及 掩模層30上，如圖2D所示。另外，于沉積介電材料40后，更可進行高溫 退火的步驟，提高介電材料40的介電性質。接著，通過化學機械拋光 (Chemical Mechanical Polishing )的方式，并且以掩才莫層30為研磨終點，平 坦化(planarizing)介電材并牛40，如圖2E所示。
再來，本實施例的方法較佳地進行移除緩沖層20及掩模層30的步驟， 用以暴露半導體基板10。本實施例中掩模層30的材料為氮化物(例如氮化 硅)，且較佳地利用濕法蝕刻(wet etching)的方式來移除緩沖層20及掩模 層30。移除緩沖層20及掩模層30后，在鄰近半導體基板IO表面的部分殘 留有氮化物50。
接著，進行步驟104，使半導體基板IO接觸蝕刻溶液，以進行半導體基 板10的表面處理。此蝕刻溶液移去半導體基板10的表面達厚度D，如圖2G 所示，此厚度D大約為15-50埃(angstrom )。半導體基板10經過蝕刻后， 可維持其表面的品質。
6上述的蝕刻溶液包括氧化劑及氧化物移除劑，氧化劑是用來將半導體基 板10氧化為半導體氧化物，而氧化物移除劑是用來移除此半導體氧化物，
由此直接將半導體基板10的表面蝕刻上述的厚度D。于本實施例中，氧化 劑例如是雙氧水(H202),氧化物移除劑例如是氬氧化銨(NH4OH),且蝕刻 溶液還包括去離子水(de-ionizedwater)。這些成分中，氧化物移除劑所占的 體積比例大于氧化劑所占的體積比例。氧化物移除劑、氧化劑及去離子水， 其體積比例的范圍大約為2~4: 1: 80~200。較佳地是，氧化物移除劑、氧 化劑及去離子水的體積比例大約為4: 1: 110，并且于25。C的溫度條件下， 使蝕刻溶液接觸半導體基板10約6分鐘的時間，以將半導體基板10的表面 移去厚度D。此外，除上述組成方式外，依照本發明優選實施例的蝕刻溶液 中，氧化物移除劑亦可例如是氟化氫(HF)，其中氧化物移除劑、氧化劑及 去離子水，其體積比例較佳地約為1: 2: 500,并且于大約30。C的溫度條件 下，使蝕刻溶液接觸半導體基板10大約20分鐘的時間，以將半導體基板10 的表面移去厚度D。
上述依照本發明較佳的實施例中，以氫氧化銨、雙氧水及去離子水的溶 液，以及氟化氫、雙氧水及去離子水溶液為例做說明，然于本發明所屬技術 領域的技術人員可了解本發明的技術不限制于此，任何其他可用來蝕刻硅材 料半導體基板io的蝕刻溶液(例如氟化氫及臭氧水溶液等)，均可應用于此 處，以改善形成淺溝槽隔離后半導體基板的表面品質。
以下以應用于半導體裝置的工藝中為例，測量并且記錄應用本發明優選 實施例的淺溝槽隔離的方法前后，半導體裝置的閾值電壓值。此半導體裝置 例如是P溝道金半晶體管(PMOS)以及N溝道金屬氧化物半導體晶體管 (NMOS)為例做說明。請參照圖3A，其繪示應用本發明優選實施例的形 成淺溝槽隔離的方法前后PMOS閾值電壓值的分布圖。第一電壓范圍Al表 示未應用本實施例的方法時，PMOS閾值電壓值的分布范圍，第二電壓范圍 A2表示應用本實施例的方法后，PMOS閾值電壓值的分布范圍。如圖3A所 示，第二電壓范圍A2小于第一電壓范圍Al，也就是說，應用本發明優選實 施例的淺溝槽隔離方法，可有效降低閾值電壓的誤差范圍。此外，由第一電 壓范圍Al的平均值P1及第二電壓范圍A2的平均值P2可知，應用本實施 例的淺溝槽隔離方法的PMOS,具有較大的負閾值電壓值。另外，請參照圖 3B,其繪示應用本發明優選實施例的形成淺溝槽隔離的方法前后NMOS閾值電壓值的分布圖。第三電壓范圍A3表示未應用本實施例的方法時，NMOS 閾值電壓值的分布范圍，第四電壓范圍A4表示應用本實施例的方法后， NMOS閾值電壓值的分布范圍。如圖3B所示，第四電壓范圍A4小于第三 電壓范圍A3,且由第三電壓范圍A3的平均值P3及第四電壓范圍A4的平 均值P4可知，應用本實施例的淺溝槽隔離方法的NMOS,具有較大的正閾 值電壓值。整體而言，應用本發明優選實施例的形成淺溝槽隔離的方法，可 降地PMOS及NMOS的閾值電壓誤差范圍，相對提升了 PMOS及NMOS 運作穩定性，此外更可避免閾值電壓下降的問題，進一步提升了 PMOS及 NMOS的品質。
上述依照本發明優選實施例的蝕刻溶液、半導體基板的表面處理方法及 形成淺溝槽隔離的方法，通過氧化劑以及氧化物移除劑所組成的蝕刻溶液， 將半導體基板的表面移去厚度，由此去除工藝中殘留于半導體基板表面的氮
化物，可提高半導體基板的表面品質，避免了庫依效應的發生。此外，依照 本發明優選實施例的蝕刻溶液、半導體基板的表面處理方法及形成淺溝槽隔 離的方法中，僅需簡易地將蝕刻溶液接觸半導體基板的表面，直接針對半導 體基板的表面進行蝕刻即可，其具有方法簡單的優點。再者，由于蝕刻溶液
的成分為一般工業上可方便取得的化學物品，具有成本低廉的優點，具體而 言可節省工藝的成本。
綜上所述，雖然本發明已以較佳的實施例披露如上，然其并非用以限定 本發明。本發明所屬技術領域的技術人員，在不脫離本發明的精神和范圍內， 當可作各種的更動與潤飾。因此，本發明的保護范圍當視后附的權利要求所 界定的為準。
權利要求
1.一種蝕刻溶液，用以進行半導體基板的表面處理，該蝕刻溶液包括氧化劑，用以氧化該半導體基板為半導體氧化物；以及氧化物移除劑，用以移除該半導體氧化物。
2. 如權利要求1所述的蝕刻溶液，其中該氧化劑包括雙氧水或臭氧。
3. 如權利要求1所述的蝕刻溶液，其中該氧化物移除劑包括氫氧化銨或 氟化氫。
4. 如權利要求1所述的蝕刻溶液，其中該氧化劑包括雙氧水，該氧化物 移除劑包括氫氧化銨，該氧化物移除劑所占的體積比例大于該氧化劑所占的 體積、比例。
5. 如權利要求4所述的蝕刻溶液，還包括去離子水；其中，該氧化物移除劑、該氧化劑及去離子水的體積比例大約為2~4: 1: 80 200。
6. 如權利要求4所述的蝕刻溶液，還包括去離子水；其中，該氧化物移除劑、該氧化劑及去離子水的體積比例大約為4: 1:110。
7. 如權利要求1所述的蝕刻溶液，其中該氧化劑包括雙氧水，該氧化物 移除劑包括氟化氫。
8. 如權利要求7所述的蝕刻溶液，還包括去離子水；其中，該氧化物移除劑、該氧化劑及去離子水的體積比例大約為1: 2:500。
9. 一種半導體基板的表面處理方法，包括 提供半導體基板；使該半導體基板接觸蝕刻溶液，包括氧化劑以及氧化物移除劑。
10. —種形成淺溝槽隔離的方法，包括 提供半導體基板，該半導體基板具有溝槽； 形成襯墊層于該溝槽的表面； 充填介電材料于該溝槽中；以及使該半導體基板接觸蝕刻溶液，以進行該半導體基板的表面處理，該蝕 刻溶液包括氧化劑以及氧化物移除劑。
全文摘要
本發明公開了一種蝕刻溶液、基板的表面處理方法以及形成淺溝槽隔離的方法。此蝕刻溶液是用以進行半導體基板的表面處理，此蝕刻溶液包括氧化劑以及氧化物移除劑。氧化劑是用以氧化半導體基板為半導體氧化物。氧化物移除劑用以移除上述的半導體氧化物。
文檔編號C23F1/24GK101314852SQ200810091200
公開日2008年12月3日 申請日期2008年4月9日 優先權日2007年5月30日
發明者吳家偉, 楊令武, 謝榮裕 申請人:旺宏電子股份有限公司