專利名稱：屏蔽層制造方法
屏蔽層制造方法技術領域
本發明是涉及一種屏蔽層制造方法，特別是涉及一種能夠以真空濺鍍法在單顆IC 芯片上制造屏蔽層的方法。
背景技術：
隨著科技的進步，電子產品愈來愈小型化，但其功能卻是愈來愈強大。因此電子產品內部的集成電路(Integrated Circuit, IC)復雜度及密度日漸升高,其內部的傳輸導線及電源等部份，或電路板上其它具有較高的工作頻率的電子組件都會對外發出電磁波，如此很容易與其它組件產生電磁干擾(Electromagnetic Interference,EMI)的情況,使得電路無法正常運作。因此，如何克服電磁干擾對電路的影響已經成為一個重要的議題。
一般來說，傳統的電路板中?？吹揭越饘偻鈿ぐ沧‰娐钒宓囊徊糠?，藉以保護電路板不受電磁干擾的影響。如圖1所示，金屬外殼11包覆住電路板I的IC芯片12，以解決電磁干擾的問題，但由于金屬外殼11需要獨立的制作程序，且需要額外的人工將其組成于電路板I上，成本十分高昂。另外，金屬外殼I常以焊接或其它方式固定于電路板I上， 如此則增大了電路板I的尺寸，如IC芯片12需要維修或替換時，需要拆裝金屬外殼11，十分不便且容易造成電路板I損壞。而散熱方面也是一個很大的問題。
請參看圖2，其為另外一種常見的IC屏蔽層，此方式為在一有若干個IC芯片22的電路板2上形成一屏蔽層21。此方式需要于電路板2的制造過程中加入制作屏蔽層21的程序，已破壞了原本的制作程序，使用上十分不便。且此方式只能一次在若干個IC芯片上形成屏蔽層，再切割成單顆IC芯片使用，無法直接在單顆IC芯片上形成屏蔽層，彈性上也有其限制。因此，如何改善已知技術中，IC金屬外殼的笨重、成本高昂、散熱不佳等問題及已知技術中，于若干IC芯片上形成屏蔽層的使用不便及彈性不佳等問題即為本發明所欲解決的問題。發明內容
有鑒于上述已知技術的不足點，本發明的目的在于提供一種屏蔽層制造方法，以解決已知技術中IC金屬外殼的笨重、成本高昂、散熱不佳等問題及已知技術中，于若干IC 芯片上形成屏蔽層使用不便及彈性不佳等問題。
根據本發明的目的，提出一種屏蔽層制造方法，其包含下列步驟以一遮蔽治具遮蔽若干個集成電路(IC)芯片，并將其固定于一工件架上；將一腔室抽真空至一預處理真空度；當該腔室的真空度達到一工作真空度時，持續通入一可電漿化的氣體，并對該若干個 IC芯片的表面的一封裝材料進行離子轟擊，使該封裝材料的表面形成一碳懸鍵銜接層；以若干種真空濺鍍法在該碳懸鍵銜接層上形成一第一鍍膜層及一第二鍍膜層；以及破真空， 取出完成鍍膜的該若干個IC芯片。
其中，該若干種真空鍍膜法包含中頻濺鍍、直流濺鍍或多弧離子鍍。
其中，該第一鍍膜層 為一金屬銜接層，其以中頻濺鍍或多弧離子鍍形成。
其中，該第二鍍膜層為一金屬屏蔽層，其以中頻濺鍍或多弧離子鍍形成。
其中，該金屬屏蔽層還可以交替使用中頻濺鍍及多弧離子鍍以一混合鍍法形成。
其中，該混合鍍法包含金屬與非金屬混鍍、不同顆粒大小的同種金屬混鍍及兩種金屬混鍍。
其中，還包含下列步驟以該若干種真空濺鍍法形成一第三鍍膜層于該第二鍍膜層之上。該第三鍍膜層為一抗氧化層，其以直流濺鍍或中頻濺鍍形成。
其中，該可電漿化的氣體為氬氣。
其中，該預處理真空度為1X10_5托耳(Torr)。
其中，該工作真空度為I X Kr3 KT4Torr。
承上所述，依本發明的屏蔽層制造方法，其可具有一或多個下述優點
(I)此屏蔽層制造方法是直接在IC芯片上形成屏蔽層，因此沒有已知技術中IC金屬外殼的笨重、成本高昂、散熱不佳等問題。
(2)此屏蔽層制造方法是直接在IC芯片上形成屏蔽層，因此不需要像已知技術中，于若干IC芯片上形成屏蔽層時，需要于電路板的制造過程中加入制作屏蔽層的程序， 因此其使用方便且彈性較佳。
(3)此屏蔽層制造方法不需要像已知技術中，于一塊包含有若干IC芯片的電路板上形成屏蔽層時，需使用一“預切割”的程序，因此較為簡易。
(4)此屏蔽層制造方法可以在IC芯片表面一次形成EMI屏蔽層與保護層等具不同功效的膜層。
(5)此屏蔽層制造方法可在同一設備中執行離子轟擊、偏壓、直流濺鍍、中頻濺鍍及多弧離子鍍等PVD制程，且利用PVD制程可使鍍上的膜層更具有附著力。


圖1為已知技術的IC金屬外殼的不意圖2為已知技術的IC屏蔽層的示意圖3為本發明的屏蔽層制造方法的一個實施例的屏蔽層構造圖
圖4為本發明的屏蔽層制造方法的一個實施例的流程圖5為本發明的屏蔽層制造方法的一個實施例的流程圖6為本發明的屏蔽層制造方法的一個實施例的設備示意圖。
附圖標記說明
1、2 : 電路板，
11:金屬外殼，
12,22 IC 芯片，
21:屏蔽層，
31:封裝材料，
32:碳懸鍵銜接層，
33:金屬銜接層，
34:金屬屏蔽層，
35:抗氧化層，
S41 S47 :步驟流程，
S51 S57 :步驟流程，
61 :三個多弧靶，
62:四個多弧靶，
63 66、69 72 :圓柱靶，
67 :工件架傳動與偏壓系統，
68 :工件架。
具體實施方式
以下將參照相關附圖，說明依本發明的屏蔽層制造方法的實施例，為使便于理解， 下述實施例中的相同組件是以相同的符號標示來說明。
請一并參看圖3及圖4，其分別為本發明的屏蔽層制造方法的一個實施例的屏蔽層構造圖及本發明的屏蔽層制造方法的一個實施例的流程圖。
在步驟S41中，以遮蔽治具遮蔽若干個IC芯片，并將其固定于工件架上。
在步驟S42中，將腔室抽真空至預處理真空度中。
在步驟S43中，當該腔室的真空度達到一工作真空度時，持續通入一可電漿化的氣體，并對若干個IC芯片的表面的封裝材料進行離子轟擊，使封裝材料上形成碳懸鍵銜接層。
在步驟S44中，利用真空濺鍍法在碳懸鍵銜接層上形成金屬銜接層。
在步驟S45中，藉由真空濺鍍法在金屬銜接層上形成金屬屏蔽層。
在步驟S46，由真空濺鍍法在金屬屏蔽層上形成抗氧化層。
在步驟S47中，破真空，取出完成鍍膜的若干個IC芯片。
在步驟S41中，首先需替IC芯片加上真空派鍍(Vacuum Sputtering)制程用的遮蔽治具，并置入工件架的轉軸的治具上。
在步驟S42中，需抽真空至預處理真空度。當真空度達工作真空度時，則進入步驟 S43，此時需先通入可電漿化的氣體，例如氬氣(Ar)等，并對工件架施加偏壓，此時，可電漿化的氣體會轉變成為電漿，再對IC芯片上的封裝材料31進行離子轟擊約四至六分鐘。經過離子轟擊的封裝材料31上的碳氫鍵結或碳系鍵結會被打斷，而留下碳懸浮鍵，而形成碳懸鍵銜接層32。此方法可大大的提高金屬層對于塑料基材的附著力，使得隨后鍍上的金屬膜層更不易脫落。
在步驟S44中，使 用者持續通入可電漿化的氣體進入腔室中作為工作氣體，并保持真空度在工作真空度。如圖3所示，此步驟為形成金屬銜接層33于碳懸鍵銜接層32之上，利用金屬靶材進行濺鍍，金屬靶材可為鐵(Fe)、鉻(Cr)、鋯(Zr)、硅(Si)、鎢(W)或鈦 (Ti)等可碳化金屬材料，同時通入含碳的反應氣體并以真空濺鍍法進行濺鍍，而此真空濺鍍法可為中頻濺鍍。而含碳的反應氣體可為乙炔(C2H2)或甲烷(CH4)等氣體。
步驟S45則為形成一金屬屏蔽層34，如圖3所示，此層位于金屬銜接層33之上，需鍍上高導電金屬以用來防護電磁干擾(Electromagnetic Interference,EMI)的現象，而高導電金屬可為銀(Ag)、銅(Cu)、鋁(Al)或銅銀合金(Cu-Ag)等，并且使用真空濺鍍法來進行鍍膜，而此真空濺鍍法可為中頻濺鍍或多弧離子鍍，或交替使用中頻濺鍍及多弧離子鍍，并以一混合鍍法鍍上此金屬屏蔽層，而混合鍍法可為混鍍二種不同的金屬、混鍍不同粗細的粒子及混鍍金屬與非金屬。
接下來則進入步驟S46，如圖3所示，此步驟為形成抗氧化層35于金屬屏蔽層34 之上，此層有防止金屬屏蔽層氧化的作用，并且可依需求鍍上各種不同的顏色，以達到美觀的效果。如圖3所示，抗氧化層的材料可為金屬，如不銹鋼(SUS)、鎳(Ni)、錫(Sn)、鉻(Cr) 或鈦(Ti)等；或為非金屬，如碳化鈦(TiC)、氮化鈦(TiN)及碳氮化鈦(TiCN)等化合物。用于此層的真空濺鍍法可為直流濺鍍或中頻濺鍍。
最后則進入步驟S47，破真空，并取出完成鍍膜的若干個IC芯片。
值得一提的是，已知技術的在一塊包含有若干IC芯片的電路板上形成屏蔽層的方法需要在電路板上進行一“預切割”的程序，待鍍上屏蔽層的后再進行切割。而本發明的方法可直接在單顆IC芯片上鍍屏蔽層，不需要經過“預切割”的程序，因此不會變更原來的生產流程。
請參看圖5，其為本發明的屏蔽層制造方法的一個實施例的流程圖。
在步驟S51中，以遮蔽治具遮蔽若干個IC芯片，并將其固定于工件架上。
在步驟S52中，將腔室抽真空至I X 10_5托耳(Torr)。
在步驟S53中，當腔室的真空度至1X10_3 10_4托耳(Torr)時，通入氬氣，并對工件架施加偏壓，再對若干個IC芯片的表面的封裝材料進行離子轟擊，使封裝材料上形成碳懸鍵銜接層。
在步驟S54中，通入乙炔(C2H2)/甲烷(CH4)，并混合碳化鈦/鈦(TiC/Ti)進行中頻濺鍍在碳懸鍵銜接層上形成金屬銜接層。
在步驟S55中，藉由多弧離子鍍在金屬銜接層上鍍銅(Cu)形成金屬屏蔽層。
在步驟S56中，由中頻濺鍍在金屬屏蔽層上鍍不銹鋼(SUS)或鎳(Ni)以形成抗氧化層。
在步驟S57中，破真空，取出完成鍍膜的若干個IC芯片。
請同時參看圖5及圖6，圖6為本發明的屏蔽層制造方法的一個實施例的設備示意圖。
首先是步驟S51，以遮蔽治具遮蔽若干個IC芯片，并將其固定于工件架68上，通常在工件架68上架設轉軸，轉軸上設有治具，而IC芯片可置于治具上。
在步驟S52中，抽真空至lX10_5Torr。
此時進入步驟S53中，當真空度至I X 10_3 10_4Torr時，通入氬氣，并以工件架傳動與偏壓系統67對工件架68施加偏壓，再對若干個IC芯片的表面的封裝材料進行離子轟擊，使封裝材料上形成碳懸鍵銜接層。
步驟S54利用工件架傳動與偏壓系統67將工件架68上的待鍍物體移動至圓柱靶 63及64處，并通入乙炔(C2H2)/甲烷(CH4)，并以圓柱靶63及64(Ti靶)混合碳化鈦/鈦 (TiC/Ti)進行中頻濺鍍形成金屬銜接層，其為一漸變鍍膜層，可增加附著力，而當然也可以利用多 弧靶進行多弧離子鍍，端看實際應用需求及設備而定，本發明并不以此為限。
步驟S55利用工件架傳動與偏壓系統67將工件架68上的待鍍物體移動至三個多弧靶61處，并利用藉由三個多弧靶61執行多弧離子鍍，在金屬銜接層上鍍銅(Cu)形成金屬屏蔽層，當然也可以利用四個多弧靶62來進行多弧離子鍍，或兩者同時使用。同樣的，此步驟也可以使用圓柱靶來進行中頻濺鍍，或使用多弧靶及圓柱靶交替執行多弧離子鍍及中頻濺鍍，并以一混合鍍法來制備此金屬屏蔽層。例如，首先以圓柱靶(Cu靶)69、70、71及 72進行中頻濺鍍，其工作壓力約為4. 8X 10—1帕(Pa)，工作氣體為氬氣，氣體流量約為70 100 標準狀態毫升 / 分(standard cubic centimeter per minute, sccm),圓柱革巴69、70、71 及72電壓為662V，電流為8 13V，而頻率約為30 50KHz，并持續鍍鏌約15 30分鐘。 完成鍍膜之后，利用工件架傳動與偏壓系統67移動工件架68，再利用四個多弧靶62來進行多弧離子鍍，其工作壓力約為1. 7X10_°Pa，工作氣體為氬氣，氣體流量約為150 200SCCm， 而電流保持在約30 50A，電壓保持在約20V，并持續鍍鏌約15 60分鐘。完成鍍膜后， 即可得到一粗顆粒及細顆粒混合的Cu層，以作為電磁屏蔽層。當然也可以使用兩種不同的金屬或使用金屬及非金屬來進行上述的步驟。
步驟S56利用工件架傳動與偏壓系統67將工件架68上的待鍍物體移動至圓柱靶 64、65處，并利用圓柱靶64、65進行中頻濺鍍，在金屬屏蔽層上鍍不銹鋼(SUS)或鎳(Ni)， 當然也可以利用直流濺鍍完成，端看實際應用需求及設備而定，本發明并不以此為限。
最后步驟S58，需先利用工件 架傳動與偏壓系統67使工件架持續轉動數分鐘，以達到冷卻的效果，然后開始通入氣體至腔室以破真空，即可取出完成鍍膜的若干個IC芯片。
附帶一提的是，鍍在IC芯片上的膜層數也不限于三個，可依需求增加或減少，本發明并不以此為限。
綜上所述，本發明的屏蔽層制造方法改善了已知技術中IC金屬外殼笨重、成本高昂且散熱不佳等缺點。另外，本發明可直接在單顆IC芯片上利用多種真空濺鍍法制作EMI 防護層及抗氧化層等多功能的結構，且不需要經過“預切割”的程序，不會破壞原來的生產程序。還可視情況更換或交替使用各種不同的真空濺鍍法來進行鍍膜的程序，因此使用上有很好的彈性。再者，本發明利用可碳化金屬及真空濺鍍法形成漸變鍍膜層，膜層之間的附著力較已知技術更好。
以上所述僅為舉例性，而非為限制性。任何未脫離本發明的精神與范疇，而對其進行的等效修改或變更，均應包含于本申請的權利要求中。
權利要求
1.一種屏蔽層制造方法，其包含下列步驟 以一遮蔽治具遮蔽若干個集成電路芯片，并將其固定于一工件架上； 將一腔室抽真空至一預處理真空度； 當所述腔室的真空度達到一工作真空度時，持續通入一可電漿化的氣體，并對所述若干個集成電路芯片的表面的一封裝材料進行離子轟擊，使所述封裝材料的表面形成一碳懸鍵銜接層； 以若干種真空濺鍍法在所述碳懸鍵銜接層上形成一第一鍍膜層及一第二鍍膜層；以及 破真空，取出完成鍍膜的所述若干個集成電路芯片。
2.如權利要求1所述的屏蔽層制造方法，其特征在于所述若干種真空鍍膜法包含一中頻濺鍍、一直流濺鍍或一多弧離子鍍。
3.如權利要求2所述的屏蔽層制造方法，其特征在于所述第一鍍膜層為一金屬銜接層，其以所述中頻濺鍍或所述多弧離子鍍形成。
4.如權利要求2所述的屏蔽層制造方法，其特征在于所述第二鍍膜層為一金屬屏蔽層，其以所述中頻濺鍍或所述多弧離子鍍形成。
5.如權利要求4所述的屏蔽層制造方法，其特征在于所述金屬屏蔽層交替使用所述中頻濺鍍及所述多弧離子鍍以一混合鍍法形成。
6.如權利要求5所述的屏蔽層制造方法，其特征在于所述混合鍍法包含一金屬混鍍與一非金屬混鍍、不同顆粒大小的同種金屬混渡及兩種金屬混鍍。
7.如權利要求2所述的屏蔽層制造方法，其特征在于還包含下列步驟以所述若干種真空濺鍍法形成一第三鍍膜層于所述第二鍍膜層之上。
8.如權利要求7所述的屏蔽層制造方法，其特征在于所述第三鍍膜層為一抗氧化層，其以所述直流濺鍍或所述中頻濺鍍形成。
9.如權利要求1所述的屏蔽層制造方法，其特征在于所述可電漿化的氣體為一氬氣。
10.如權利要求1所述的屏蔽層制造方法，其特征在于所述預處理真空度為1X10_5托耳。
11.如權利要求1所述的屏蔽層制造方法，其特征在于所述工作真空度為1X10—3 10_4托耳。
全文摘要
本發明公開了一種屏蔽層制造方法，能以多種真空濺鍍法在單顆IC芯片上制造屏蔽層，其包含下列步驟以遮蔽治具遮蔽若干個IC芯片，并將其固定于工件架上；將腔室抽真空至一預處理真空度；當腔室的真空度到達工作真空度時，持續通入可電漿化的氣體，并對若干個IC芯片的表面的封裝材料進行離子轟擊，使封裝材料上產生碳懸鍵銜接層；以若干種真空濺鍍法在碳懸鍵銜接層上依序形成一第一鍍膜層、一第二鍍膜層、一第三鍍膜層；以及破真空，取出完成鍍膜的若干個IC芯片。本發明可在同一設備中執行離子轟擊、偏壓、直流濺鍍、中頻濺鍍及多弧離子鍍等PVD制程，且利用PVD制程可使鍍上的膜層更具有附著力。
文檔編號C23C14/04GK103050375SQ20121000360
公開日2013年4月17日 申請日期2012年1月6日 優先權日2011年10月14日
發明者邱耀弘, 柳朝綸, 范淑惠 申請人:晟銘電子科技股份有限公司