本發明涉及一種濺射靶材及其制造方法。另外，本發明還涉及一種通過濺射方法使用上述濺射靶材濺射形成的氧化物半導體膜及使用該氧化物半導體膜的半導體裝置。另外，在本說明書中半導體裝置通常是指能夠通過利用半導體特性而工作的所有裝置，因此電光裝置、半導體電路以及電子設備都是半導體裝置。

背景技術：
近年，使用形成在具有絕緣表面的襯底上的半導體薄膜構成晶體管的技術備受關注。該晶體管被廣泛地應用于如集成電路（IC）或圖像顯示裝置（顯示裝置）等的電子設備。作為可以應用于晶體管的半導體薄膜的材料，已知有硅類半導體材料。但是，作為其他材料，氧化物半導體受到矚目。例如，已經公開有一種使用電子載流子濃度低于1018/cm3的包含In、Ga及Zn的氧化物半導體作為活性層的晶體管，并且濺射法是最適于形成氧化物半導體膜的方法（參照專利文獻1）。[專利文獻1]日本專利申請公開2006-165528號公報。

技術實現要素：
有時使用氧化物半導體的晶體管的可靠性比使用非晶硅的晶體管的可靠性差。于是，本發明的目的是制造一種具有可靠性高的使用氧化物半導體的晶體管的半導體裝置。另外，本發明的目的是提供一種能夠獲得可靠性高的晶體管的氧化物半導體的形成方法。利用濺射法使用包含具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材進行氧化物半導體膜的成膜。由此，濺射靶材的結晶狀態被轉寫到襯底并且容易獲得具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜。作為包含具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材，通過以組成比成為與單晶狀態下的組成比相同的方式混合原料而形成。當離子撞到濺射靶材表面時，濺射靶材中的結晶區域沿a-b面裂開，沿著平行于a-b面的層的形狀（平板狀或顆粒狀）的濺射粒子從濺射靶材剝離。通過使該平板狀濺射粒子保持結晶狀態到達襯底表面，易于形成具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜。另外，當作為濺射靶材使用In-Ga-Zn-O化合物時，多數情況下平板狀濺射粒子的最上面的表面層含有Ga和Zn。優選濺射靶材的密度越高越好。通過使濺射靶材的密度高，可以使形成的膜的密度也高。具體而言，使濺射靶材的相對密度為90％以上，優選為95％以上，更優選為99％以上。另外，濺射靶材的相對密度是指濺射靶材的密度與沒有氣孔的具有與濺射靶材同樣組成的材料的的密度之比。另外，通過采用下面所示的條件，可以易于形成具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜，因此是優選的。首先，使濺射靶材的表面溫度充分低，優選為室溫左右。對應大面積襯底的濺射裝置大多使用大面積的濺射靶材。但是，沒有接縫地制造對應大面積的尺寸的濺射靶材十分困難。在實際制造時，將多個濺射靶材以盡量沒有間隙的方式排列成較大的形狀，但是無論怎樣總會有微小的間隙。當濺射靶材的表面溫度升高時，有時Zn等從該微小的間隙揮發而導致間隙漸漸變大。當間隙變大時，有時墊板的材料及粘合用材料也被濺射，而成為導致雜質濃度變高的主要原因。因此，優選充分冷卻濺射靶材。然后，降低來自成膜室的雜質（氫、水、二氧化碳及氮等）混入。然后，降低成膜時所使用氣體中的雜質。通過降低成膜時含有的雜質，可以抑制因雜質導致的結晶狀態破壞，因此易于形成具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜。接著，提高成為基底的膜的平坦性。成為基底的膜的上表面的微小的凹凸會阻礙結晶生長。因此，當成為基底的膜較平坦時，易于形成具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜。然后，提高成膜時襯底加熱溫度。通過提高襯底加熱溫度，襯底表面容易發生濺射粒子的遷移。通過該作用，平板狀的濺射粒子到達襯底表面后稍微移動，然后以平坦的面（a-b面）朝向襯底表面的方式附著于襯底表面。因此，易于形成具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜。接著，提高成膜時使用的氣體中的氧比例。接著，優化用于成膜的電力。通過提高成膜氣體中的氧比例并對電力進行優化，可以減輕成膜時的等離子體損傷。因此，易于形成具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜。通過使用這種具有c軸平行于氧化物半導體上膜表面的法向矢量的結晶區域的氧化物半導體膜，可以制造可靠性高的晶體管。這是由于如下緣故：通過使用具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜，氧化物半導體膜中以及氧化物半導體膜與與其接觸的絕緣膜的界面中的缺陷水平(defectlevel)及雜質水平(impuritylevel)被降低，由此可以提高晶體管的可靠性。并且，優選在成膜后進行加熱處理來降低氧化物半導體膜中的雜質濃度。在惰性氣氛或減壓氣氛下進行加熱處理可以高效地降低雜質濃度。另外，優選在惰性氣氛或減壓氣氛下進行第一加熱處理之后，在氧化氣氛下進行第二加熱處理。這是由于在惰性氣氛或減壓氣氛下進行加熱處理時，伴隨氧化物半導體膜中的雜質濃度的降低，有時氧化物半導體膜中產生氧缺損。因此，通過在氧化氣氛下進行加熱處理可以降低氧化物半導體膜中的氧缺損。作為具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜的一個實例，可以使用C軸取向結晶氧化物半導體（CAAC-OS）膜。CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是具有晶體-非晶混合相結構的氧化物半導體膜，其中晶體區域和非晶區域包括在非晶相中。另外，在很多情況下，該結晶區域的尺寸為能夠容納在一邊短于100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡（TEM:TransmissionElectronMicroscope）觀察時的圖像中，包括在CAAC-OS膜中的非晶區域與結晶區域的邊界不明確。另外，不能利用TEM在CAAC-OS膜中觀察到晶界（grainboundary）。因此，在CAAC-OS膜中，起因于晶界的電子遷移率的降低得到抑制。包括在CAAC-OS膜中的結晶區域的c軸在平行于CAAC-OS膜的被形成面的法向矢量或CAAC-OS膜上表面的法向矢量的方向上一致，在從垂直于ab面的方向看時具有三角形或六角形的原子排列，且在從垂直于c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同的結晶區域之間，a軸及b軸的方向也可以彼此不同。在本說明書中，當只記載“垂直”時，包括85°以上且95°以下的范圍?另外,當只記載“平行”時,包括-5°以上且5°以下的范圍。另外，在CAAC-OS膜中，結晶區域的分布也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的上表面一側進行結晶生長時，與被形成面近旁相比，有時在上表面近旁結晶區域所占的比例高。另外，通過對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶區域發生非晶化。因為包括在CAAC-OS膜中的結晶區域的c軸在平行于CAAC-OS膜的被形成面的法向矢量或CAAC-OS膜上表面的法向矢量的方向上一致，所以c軸的方向因CAAC-OS膜的形狀（CAAC-OS膜的被形成面的截面形狀或CAAC-OS膜的上表面的截面形狀）而彼此不同。另外，結晶區域的c軸方向是平行于形成CAAC-OS膜時的被形成面的法向矢量或CAAC-OS膜上表面的法向矢量的方向。通過成膜或成膜之后進行加熱處理等的晶化處理來形成結晶區域。使用CAAC-OS膜的晶體管可以降低因照射可見光或紫外光而產生的電特性變動。因此，這種晶體管的可靠性高。以下，參照圖22A至圖22E、圖23A至圖23C、圖24A至圖24C和圖25A至圖25B詳細說明包括在CAAC-OS膜中的結晶結構的一個實例。另外，在沒有特別的說明時，在圖22A至圖22E、圖23A至圖23C、圖24A至圖24C和圖25A至圖25B中，以垂直方向為c軸方向，并以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。此外，在圖22A至22E中，由○圍繞的O表示四配位O，由◎圍繞的O表示三配位O。圖22A示出具有一個六配位In以及靠近In的六個四配位氧原子（以下稱為四配位O）的結構。這里，將對于一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖22A所示的結構采用八面體結構，但是為了容易理解示出平面結構。另外，在圖22A的上一半及下一半中分別具有三個四配位O。圖22A所示的小組的電荷為0。圖22B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子（以下稱為三配位O）以及靠近Ga的兩個四配位O的結構。三配位O都位于ab面上。在圖22B的上一半及下一半分別具有一個四配位O。另外，因為In也采用五配位，所以也有可能采用圖22B所示的結構。圖22B所示的小組的電荷為0。圖22C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖22C的上一半具有一個四配位O，并且在下一半具有三個四配位O。圖22C所示的小組的電荷為0。圖22D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖22D的上一半具有三個四配位O，并且在下一半具有三個四配位O。圖22D所示的小組的電荷為＋1。圖22E示出包括兩個Zn的小組。在圖22E的上一半具有一個四配位O，并且在下一半具有一個四配位O。圖22E所示的小組的電荷為－1。在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組（也稱為晶胞）。這里，說明這些小組彼此鍵合的規則。圖22A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖22B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖22C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位于該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位于該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位于O的下方向上的靠近的金屬原子的個數和位于O的上方向上的靠近的金屬原子的個數的總和成為4。因此，在位于一金屬原子的上方向上的四配位O的個數和位于另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此鍵合。例如，在六配位金屬原子（In或Sn）通過下一半的四配位O鍵合時，因為四配位O的個數為3，所以其與五配位金屬原子（Ga或In）、四配位金屬原子（Zn）中的任何一種鍵合。具有4、5或6的配位數的金屬原子在c軸方向上通過四配位O鍵合。另外，除此以外，以使層結構的總電荷成為0的方式使多個小組組合構成中組。圖23A示出包含In-Sn-Zn-O化合物的層結構的中組的模型圖。圖23B示出包含三個中組的大組。另外，圖23C示出從c軸方向上觀察圖23B的層結構時的原子排列。在圖23A中，為了容易理解，省略三配位O，只示出四配位O的個數，○中的數字表示四配位O的個數。例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖23A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖23A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。在圖23A中，包含于In-Sn-Zn-O化合物的層結構中的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In鍵合；該In與上一半具有三個四配位O的Zn鍵合；通過該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In鍵合；該In與上一半具有一個四配位O的包含兩個Zn的小組鍵合；通過該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn鍵合。多個上述中組彼此鍵合而構成大組。這里，三配位O及四配位O的一個鍵的電荷分別可以被認為是－0.667及－0.5。例如，In（六配位或五配位）、Zn（四配位）以及Sn（五配位或六配位）的電荷分別為＋3、＋2以及＋4。因此，包含Sn的小組的電荷為＋1。因此，為了形成包含Sn的層結構，需要用來消除電荷＋1的電荷－1。作為具有電荷－1的結構，可以舉出圖22E所示的包含兩個Zn的小組。例如，因為如果對于一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。具體而言，通過反復圖23B所示的大組來可以得到In-Sn-Zn-O化合物的結晶（In2SnZn3O8）。注意，可以得到的In-Sn-Zn-O化合物的結晶的層結構可以由組成式In2SnZnO6（ZnO）m（m是0或自然數）表示。此外，使用In-Sn-Ga-Zn-O化合物、In-Ga-Zn-O化合物、In-Al-Zn-O化合物、Sn-Ga-Zn-O化合物、Al-Ga-Zn-O化合物、Sn-Al-Zn-O化合物、In-Hf-Zn-O化合物、In-La-Zn-O化合物、In-Ce-Zn-O化合物、In-Pr-Zn-O化合物、In-Nd-Zn-O化合物、In-Sm-Zn-O化合物、In-Eu-Zn-O化合物、In-Gd-Zn-O化合物、In-Tb-Zn-O化合物、In-Dy-Zn-O化合物、In-Ho-Zn-O化合物、In-Er-Zn-O化合物、In-Tm-Zn-O化合物、In-Yb-Zn-O化合物、In-Lu-Zn-O化合物、In-Zn-O化合物、Sn-Zn-O化合物、Al-Zn-O化合物、Zn-Mg-O化合物、Sn-Mg-O化合物、In-Mg-O化合物、In-Ga-O化合物材料等時也同樣。例如，圖24A示出包含于In-Ga-Zn-O化合物的層結構中的中組的模型圖。在圖24A中，構成In-Ga-Zn-O化合物的層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別具有三個四配位O的In與上一半具有一個四配位的O的Zn鍵合；通過該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga鍵合；通過該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In鍵合。多個上述中組彼此鍵合而構成大組。圖24B示出包含三個中組的大組。另外，圖24C示出從c軸方向上觀察圖24B的層結構時的原子排列。在此，因為In（六配位或五配位）、Zn（四配位）、Ga（五配位）的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。另外，為了構成In-Ga-Zn-O化合物的層結構，大組不僅能夠使用圖24A所示的中組來構成，也可使用In、Ga、Zn的排列同于圖24A的排列的中組來構成。具體而言，通過反復圖24B所示的大組來可以得到In-Ga-Zn-O化合物的結晶。另外，獲得的In-Ga-Zn-O化合物的層結構可以由組成式InGaO3(ZnO)n（n是自然數）表示。在n=1（InGaZnO4）時，例如有可能得到圖25A所示的結晶結構。另外，在圖25A所示的結晶結構中，如圖22B所示，Ga及In采用五配位，而也可以采用以In取代Ga的結構。此外，當n=2（InGaZn2O5）時，例如有可能具有圖25B所示的結晶結構。另外，在圖25B所示的結晶結構中，如圖22B所示，Ga及In采用五配位，而也可以采用以In取代Ga的結構。另外，優選濺射靶材含有In、Ga及Zn。例如可以使用如下方法制造濺射靶材。首先，將InOx原料、GaOY原料及ZnOZ原料以預定比率混合，對混合的材料進行烘焙后將其粉碎，形成In-Ga-Zn-O化合物粉末，將化合物粉末攤鋪到模具進行成形，并在進行烘焙后進行加壓處理來形成化合物膜。然后，通過在模具內的化合物膜上再次攤鋪化合物粉末進行成形，并在進行烘焙后進行加壓處理增厚化合物膜。通過進行n次（n為自然數）增厚化合物膜的工序形成化合物膜厚度為2mm以上且20mm以下的板狀化合物，并將板狀化合物附著到墊板來形成濺射靶材。另外，X、Y及Z為任意正數。墊板是用來放置濺射靶材的板狀構件，使用高導電性及高散熱性的金屬材料。具體地，優選使用Cu。但是，有時即使作為墊板使用Cu，冷卻能力也還不夠。冷卻能力不充分的話，在進行濺射時濺射靶材的上表面溫度就會變得極高。為了具有充分的強度及充分的冷卻能力，優選在墊板內形成水路并利用通過水路的冷卻水有效地對濺射靶材進行冷卻。另外，重要的是充分提高墊板與濺射靶材之間的緊密性，以提高冷卻能力。因此，利用導熱性充分高且低熔點的金屬（In等）使墊板與濺射靶材以沒有間隙的方式彼此附著十分重要。另外，在本說明書中，濺射靶材是指被濺射的材料本身，但是為了方便起見，有時也將墊板及設置在墊板上的被濺射的材料總稱為濺射靶材。將InOx原料、GaOY原料及ZnOZ原料以預定比率混合，對混合的材料進行烘焙，可以得到In-Ga-Zn-O化合物的多晶。另外，X、Y及Z為任意正數。由于該多晶從垂直于c軸的方向看時包括很多層狀的結晶結構，因此通過將其粉碎而得到的化合物粉末包含很多平板狀晶粒。將該平板狀晶粒攤鋪到模具，當進行成形時從外部施加震動，晶粒以平坦的面朝上的方式排列。然后，通過攤鋪得到的化合物粉末進行成形并進行烘焙及加壓處理，可以進一步增加從垂直于c軸的方向看時層狀的結晶結構，即在垂直于c軸的方向上重疊的層的比例?？梢灾貜偷剡M行上述那樣的粉碎、成形、烘焙及加壓處理，由此可以逐漸地增加從垂直于c軸的方向看時層狀的結晶結構的比例。下面，對In-Ga-Zn-O化合物包含很多從垂直于c軸的方向看時層狀的結晶結構的情況進行說明。結晶為平衡形時，表面能量小的面的面積變大。同樣，表面能量小的面容易發生結晶分裂。下面示出各個面的表面能量的計算結果。這里，表面能量是指表面結構能量減去結晶結構能量所得的值除以表面積所得的值。在計算中，使用根據密度泛函論的第一原理計算軟件的CASTEP，作為贗勢使用超軟型，并將截止能量設定為400eV。圖40至圖43示出計算使用的結晶結構和表面結構。另外，在圖40至圖43所示的表面結構中，空間的部分表示真空。也就是說，與空間接觸的面為表面。另外，雖然上下都有表面，但是為了方便起見省略了下側的空間。圖40所示的表面結構（1）的表面能量是包含In及O的（001）面的表面能量及包含Ga及O的（001）面的表面能量的平均值。另外，表面結構（2）的表面能量是包含Ga及O的（001）面的表面能量及包含Zn及O的（001）面的表面能量的平均值。另外，表面結構（3）的表面能量是包含Zn及O的（001）面的表面能量及包含In及O的（001）面的表面能量的平均值。通過對得到的表面結構（1）、表面結構（2）及表面結構（3）的表面能量進行聯立計算，算出包含In及O的（001）面的表面能量、包含Ga及O的（001）面的表面能量以及包含Zn及O的（001）面的表面能量。在本說明書中，為了方便起見，有時將平行于a-b面的面稱為（001）面。類似地，有時也對其他的面（（100）面、（10-1）面等）進行類似的記載。圖41所示的表面結構（4）是表面中混合有Ga和Zn的（001）面，上下都具有同樣的表面。另外，圖42及圖43所示的結構分別是（100）面及（10-1）面。另外，（100）面、（10-1）面具有多種表面能量。由于（100）面、（10-1）面的最上面的表面包括所有元素，所以這里將代表性的兩個側面的表面能量的平均值作為各個面的表面能量。另外，表面結構（6）及表面結構（7）示出不同的表面，為了方便起見，將其分別稱為（10-1）面_a、（10-1）面_b。表面結構（1）的表面能量為1.54J/m2。表面結構（2）的表面能量為1.24J/m2。表面結構（3）的表面能量為1.57J/m2。通過對表面結構（1）、表面結構（2）及表面結構（3）的表面能量進行聯立計算，算出包含In及O的（001）面的表面能量為1.88J/m2。通過對表面結構（1）、表面結構（2）及表面結構（3）的表面能量進行聯立計算，算出包含Ga及O的（001）面的表面能量為1.21J/m2。通過對表面結構（1）、表面結構（2）及表面結構（3）的表面能量進行聯立計算，算出包含Zn及O的（001）面的表面能量為1.26J/m2。表面結構（4）的表面能量為0.35J/m2。表面結構（5）的表面能量為1.64J/m2。表面結構（6）的表面能量為1.72J/m2。表面結構（7）的表面能量為1.79J/m2。根據上述計算結果可知表面結構（4）的表面能量最小。即，垂直于c軸的表面結構的表面能量最小。由此可知In-Ga-Zn-O化合物的結晶具有垂直于c軸的表面結構的比例較高。這里，以摩爾數比計，InOx原料、GaOY原料及ZnOZ原料的預定比率為2:2:1、8:4:3、3:1:1、1:1:1、4:2:3或3:1:2。另外，可以根據制造的濺射靶材適當地改變原料及其混合比率。另外，也可以在將板狀化合物附著到墊板之前，以1000℃以上且1500℃以下的溫度對板狀化合物進行加熱處理。通過使用通過上述工序制造的濺射靶材來進行氧化物半導體膜的成膜，可以制造可靠性高的晶體管?？梢蕴峁┌哂衏軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材。通過使用上述濺射靶材，可以形成具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜，使用該氧化物半導體膜可以制造可靠性高的晶體管。附圖說明圖1是示出濺射靶材的制造方法的一個實例的流程圖；圖2A至2E是示出濺射靶材的制造方法的一個實例的圖；圖3A至3D是示出濺射靶材的制造方法的一個實例的圖；圖4A和4B是示出濺射靶材的制造方法的一個實例的圖；圖5A和5B是示出樣品A的根據EBSD的圖像的圖；圖6是示出樣品A的XRD光譜的圖；圖7A和7B是示出成膜裝置的一個實例的俯視圖；圖8是示出成膜室的一個實例的圖；圖9是示出成膜室的一個實例的圖；圖10是示出加熱處理室的一個實例的圖；圖11A和11B是示出晶體管的一個實例的俯視圖及截面圖；圖12A和12B是示出晶體管的一個實例的俯視圖及截面圖；圖13A和13B是示出晶體管的一個實例的俯視圖及截面圖；圖14A和14B是示出晶體管的一個實例的俯視圖及截面圖；圖15A至15C是示出晶體管的一個實例的俯視圖及截面圖；圖16A和16B是示出晶體管的一個實例的俯視圖及截面圖；圖17是示出顯示裝置的一個實例的電路圖；圖18A至18C是示出半導體裝置的一個實例的截面圖、電路圖及電特性的圖；圖19A至19C是示出半導體裝置的一個實例的截面圖、電路圖及電特性的圖；圖20A至20C是示出包含本發明的一個方式的晶體管的CPU的具體實例的框圖及其一部分的電路圖；圖21A至21C是示出本發明的一個方式的電子設備的一個實例的透視圖；圖22A至22E是說明有關本發明的一個方式的氧化物半導體的結晶結構的圖；圖23A至23C是說明有關本發明的一個方式的氧化物半導體的結晶結構的圖；圖24A至24C是說明有關本發明的一個方式的氧化物半導體的結晶結構的圖；圖25A和25B是說明有關本發明的一個方式的氧化物半導體的結晶結構的圖；圖26是說明有關本發明的一個方式的氧化物半導體的結晶結構的圖；圖27是說明根據計算算出的場效應遷移率的Vgs依賴性的圖；圖28A至28C是說明根據計算算出的漏電流Ids及場效應遷移率的Vgs依賴性的圖；圖29A至29C是說明根據計算算出的漏電流Ids及場效應遷移率的Vgs依賴性的圖；圖30A至30C是說明根據計算算出的漏電流Ids及場效應遷移率的Vgs依賴性的圖；圖31A和31B是晶體管的一個實例的俯視圖及截面圖；圖32A和32B是示出樣品1及樣品2的晶體管的Vgs-Ids特性及場效應遷移率的圖；圖33A和33B是示出樣品1的晶體管的BT試驗前后的Vgs-Ids特性的圖；圖34A和34B是示出樣品2的晶體管的BT試驗前后的Vgs-Ids特性的圖；圖35A和35B是示出樣品2的晶體管的閾值電壓與襯底溫度的關系及場效應遷移率與襯底溫度的關系的圖；圖36是示出使用氧化物半導體膜的晶體管的斷態電流(off-statecurrent)的圖；圖37是示出樣品4至樣品6的XRD光譜的圖；圖38是示出樣品7至樣品10的XRD光譜的圖；圖39是示出樣品11至樣品16的XRD光譜的圖；圖40是說明結晶結構及表面結構的圖；圖41是說明結晶結構及表面結構的圖；圖42是說明結晶結構及表面結構的圖；圖43是說明結晶結構及表面結構的圖；圖44是示出于氬原子碰撞前后的計算結晶結構的圖；圖45是示出成膜時的壓力的圖。具體實施方式下面，參照附圖對本發明的實施方式進行詳細說明。但是，本發明不限于以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其范圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅限定于以下所示的實施方式的記載內容中。注意，當利用附圖說明發明結構時，表示相同對象的附圖標記在不同的附圖中共同使用。另外，有時使用相同的陰影圖案表示相似的部分，而不特別附加標記。注意，為方便起見，附加了第一、第二等序數詞，而其并不表示工序順序或疊層順序。此外，本說明書中的序數不表示特定發明的事項的固有名稱。實施方式1在本實施方式中，對包含具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材的制造方法進行說明。首先，使用圖1至圖4B示出包含具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材的制造方法。首先，稱量原料（工序S101）。這里，作為濺射靶材的原料準備InOx原料、GaOY原料及ZnOZ原料。另外，X、Y及Z為任意正數，例如，可以將X設定為1.5，Y設定為1.5，Z設定為1。當然，上述原料僅為一個實例，為了獲得所希望的化合物可以適當地選擇原料。例如，也可以使用MOY原料代替GaOY原料。另外，M可以為Sn、Hf或Al?；蛘?，M也可以為鑭系元素的La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu。雖然在本實施方式中示出使用三種原料的實例，但是并不局限于此。例如，本實施方式也可以應用于使用四種以上原料的情況或使用一種或二種原料的情況。接著，將InOx原料、GaOY原料及ZnOZ原料以預定比率混合。作為預定比率，例如可以設定為InOx原料、GaOY原料及ZnOZ原料的摩爾數比為2:2:1、8:4:3、3:1:1、1:1:1、4:2:3、1:1:2、3:1:4或3:1:2。通過使用具有該比率的混合材料，可以易于形成由具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體構成的濺射靶材。另外，當代替GaOY原料使用MOY原料時，也可以設定為InOX原料、MOY原料及ZnOZ原料的摩爾數比為2:2:1、8:4:3、3:1:1、1:1:1、4:2:3、1:1:2、3:1:4或3:1:2。通過對以預定比率混合的InOx原料、GaOY原料及ZnOZ原料進行第一烘焙，形成In-Ga-Zn-O化合物（工序S102）。接著，通過粉碎上述化合物得到化合物粉末5002（工序S103）。In-Ga-Zn-O化合物包含很多從垂直于c軸的方向看時層狀的結晶結構。因此，得到的化合物粉末5002也包含很多平板狀晶粒。在惰性氣氛、氧化氣氛或減壓氣氛下，以400℃以上且1700℃以下，優選為900℃以上且1500℃以下的溫度進行第一烘焙。作為第一烘焙的時間，例如可以為3分以上24小時以下，優選為30分以上17小時以下，更優選為30分以上5小時以下。通過在上述條件下進行第一烘焙，可以抑制主要反應以外的不需要的反應而降低化合物粉末5002中的雜質濃度，由此可以易于形成含有具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材。另外，也可以改變溫度及/或氣氛進行多次第一烘焙。例如，可以在第一氣氛下以第一溫度保持混合材料后，在第二氣氛下以第二溫度保持。具體地，優選采用惰性氣氛或減壓氣氛作為第一氣氛，采用氧化氣氛作為第二氣氛。這是由于在第一氣氛下降低混合材料中含有的雜質時有時化合物中產生氧缺損的緣故。為此，優選利用第二氣氛降低化合物中的氧缺損。如后面所述，在氧化物半導體中，氫等的雜質及氧缺損成為載流子的發生源而導致使用氧化物半導體的晶體管的電特性及可靠性降低。因此，為了降低氧化物半導體中的雜質及氧缺損，優選降低濺射靶材本身的雜質及氧缺損。接著，如圖2A所示將化合物粉末5002攤鋪到模具5001進行成形（工序S104）。成形是指將化合物粉末均勻地攤鋪到模具。例如，可以通過將化合物粉末導入模具并從外部施加振動來進行成形?；蛘?，也可以將化合物粉末導入模具并利用輥等以成為均勻厚度的方式進行成形。通過將含有很多平板狀晶粒的化合物粉末5002攤鋪到模具5001進行成形，可以使晶粒以平坦的面朝上的方式排列。因此，通過攤鋪獲得的化合物粉末進行成形，可以進一步增加從垂直于c軸的方向看時層狀的結晶結構的比例。模具5001可以使用上表面形狀為矩形或圓形的金屬制品或氧化物制品。接著，對化合物粉末5002進行第二烘焙（工序S105）。然后，對經過第二烘焙的化合物粉末5002進行第一加壓處理（工序S106）來形成化合物膜5012（參照圖2B）。使用與第一烘焙同樣的條件及方法進行第二烘焙即可。通過進行第二烘焙可以提高化合物的結晶性。另外，第一加壓處理只要能對化合物粉末5002進行壓固即可，例如，可以使用與模具5001由同種材料構成的秤錘等進行第一加壓處理?；蛘?，也可以使用壓縮空氣等利用高壓進行壓固。另外，還可以利用已知的技術進行第一加壓處理。此外，還可以同時進行第一加壓處理和第二烘焙。還可以在第一加壓處理后進行平坦化處理。平坦化處理可以使用化學機械拋光（CMP:ChemicalMechanicalPolishing）處理等。像這樣獲得的化合物膜5012以高比例地含有c軸平行于化合物膜5012上表面的法向矢量的結晶區域。接著，確認得到的化合物膜5012的厚度（工序S107）。當化合物膜5012為所希望的厚度時（形成有板狀化合物5032時），進行工序S113將板狀化合物5032附著到墊板5003。下面，對化合物膜5012比所希望的厚度薄時的情況進行說明。注意，墊板使用具有高導電性及高散熱性的金屬材料（例如，Cu）。另外，優選在墊板內形成水路并利用通過水路的冷卻水對濺射靶材進行冷卻。另外，為了提高墊板與濺射靶材的緊密性，優選利用導熱性充分高且低熔點的金屬（In等）無間隙地進行附著。當化合物膜5012比所希望的厚度薄時，如圖2C所示地在化合物膜5012上攤鋪化合物粉末5002進行成形（工序S104）。接著，再次對包括模具5001在內的化合物粉末5002及化合物膜5012進行第三烘焙（工序S105）。然后，對經過第三烘焙的化合物粉末5002及化合物膜5012進行第二加壓處理（工序S106）形成比化合物膜5012厚的化合物膜5022（參照圖2D）。由于化合物膜5022是以化合物膜5012為晶種進行結晶生長而形成的，所以以高比例地具有c軸平行于化合物膜5022上表面的法向矢量的結晶區域。通過進行第三烘焙可以提高化合物粉末及化合物膜的結晶性。使用與第一烘焙同樣的條件及方法進行第三烘焙即可。使用與第一加壓處理類似的條件及方法進行第二加壓處理。與化合物膜5012相比，通過進行第二加壓處理得到的化合物膜5022的結晶的取向性更高。也就是說，以高得多的比例地具有c軸平行于化合物膜5022上表面的法向矢量的結晶區域。這是因為通過加壓處理平板狀晶粒的平坦的面朝上排列的緣故。另外，也可以同時進行第二加壓處理和第三烘焙。再次確認得到的化合物膜5022的厚度（工序S107）。如上所述，可以在提高結晶的取向性的同時漸漸增加化合物膜的厚度。通過重復進行n次（ｎ為自然數）加厚該化合物膜的工序，可以形成所希望的厚度（t）例如2mm以上且20mm以下，優選為3mm以上且20mm以下的板狀化合物5032（參照圖2E）。然后，還可以進行平坦化處理。接著，如圖4A所示地將形成的板狀化合物5032附著到墊板5003（工序S113）。另外，也可以對墊板5003表面設置用作粘合劑的In等的低熔點材料。利用上述方法形成包含具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材即可?；蛘?，對形成的板狀化合物5032進行第四烘焙形成板狀化合物5042，并將形成的板狀化合物5042附著到墊板5003（參照圖4B）。另外，也可以在墊板5003表面設置用作粘合劑的In。使用與第一烘焙類似的條件及方法進行第四烘焙即可。利用上述方法形成包含具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材。類似地，使用圖1及圖3A至3D，說明利用與工序S101至工序S107不同的工序制造與板狀化合物5032類似的板狀化合物5132的方法。另外，由于到工序S102為止的工序相同，所以省略其說明。通過粉粹利用工序S102形成的化合物得到化合物粉末。然后，將該化合物粉末、水、分散劑及粘結劑混合使其漿料化（工序S108）。接著，將漿料5102倒入覆蓋有能夠使水分透過的過濾器的模具5101（參照圖3A）。模具5101例如可以使用與模具5001類似的材料并采用底部設置有1個或多個小孔的結構。通過設置多個小孔可以快速地對漿料進行干燥。然后，通過過濾器和設置于倒入了漿料5102的模具5101底部的1個或多個小孔來實施吸引（工序S109）。通過對模具5101進行吸引來進行成形，含有很多平板狀晶粒的晶粒的平坦的面朝上排列。接著，對形成的成形體進行干燥而去除粘結劑。優選采用自然干燥，因為通過自然干燥成形體不易裂開。在干燥后，以300℃以上且700℃以下的溫度進行加熱處理去除自然干燥沒能去除掉的殘留水分，來去除粘結劑。接著，對經過干燥的成形體進行烘焙（工序S110）。使用與第二烘焙（工序S105）類似的條件及方法進行烘焙即可。接著，如圖3B所示地對經過烘焙的成形體進行加壓處理形成化合物膜5112（工序S111）。形成的化合物膜5112以高比例具有c軸平行于化合物膜5112上表面的法向矢量的結晶區域。使用與第一加壓處理類似的條件及方法進行加壓處理。然后，也可以進行平坦化處理。接著，確認形成的化合物膜5112的厚度（工序S112）。當化合物膜5112為所希望的厚度時（形成有板狀化合物5132時），進行工序S113，將板狀化合物5132附著到墊板5003。下面，對化合物膜5112比所希望的厚度薄時的情況進行說明。當化合物膜5112的厚度比所希望的厚度薄時，返回工序S109。通過將利用工序S109形成的成形體與上述化合物膜5112重疊再次進行烘焙（工序S110）及加壓處理（工序S111），可以形成比化合物膜5112厚的化合物膜5122（參照圖3C）。使用與第三烘焙類似的條件及方法進行烘焙。另外，使用與第二加壓處理類似的條件及方法進行加壓處理。通過重復進行上述工序可以形成所希望的厚度的板狀化合物5132（參照圖3D）。然后，也可以進行平坦化處理。另外，還可以對形成的板狀化合物5132進行與第四烘焙類似的烘焙。將形成的板狀化合物5132附著到墊板5003（工序S113）。這里，示出通過以下方式獲得的化合物（樣品A）的結晶狀態。將In2O3原料、Ga2O3原料及ZnO原料混合、粉碎、漿料化進行成形，并在干燥、脫脂后在氧氣氛下以1400℃的溫度進行烘焙。利用電子背散射衍射（EBSD:ElectronBackscatterDiffraction）法對樣品A的表面結晶狀態進行評價，圖5A示出圖像質量圖（imagequalitymap），圖5B示出反極圖顏色圖（inversepolefigurecolormap）。通過EBSD可知樣品A為多晶。另外，雖然沒有圖示，但根據方位分析可知：各晶?？梢砸訧nGaZnO4的衍射電子線（Kikuchi線）圖案分布，并且不含有用作原料的In2O3原料、Ga2O3原料及ZnO原料的晶粒。接著，對樣品A進行X線衍射（XRD:X-RayDiffraction），對結晶狀態進行評價。XRD使用理學公司制造的ATX-G。在如下條件下進行XRD:利用Out-of-plane法進行2θ/ω掃描，掃描范圍為5deg.至100deg.，步寬為0.02deg.，掃描速度為3.0deg./分。由圖6可知，樣品A為InGaZnO4結晶，（009）面具有強度比最高的峰值。即：用作樣品A的化合物以高比例具有c軸平行于化合物上表面的法向矢量的結晶區域。由此可知，通過對本實施方式所示的化合物反復進行粉碎、成形、烘焙及加壓處理，c軸取向性逐漸變強。此外，像這樣形成的濺射靶材可以具有高密度。當濺射靶材的密度增高時，可以增高形成的膜的密度。具體地，可以使濺射靶材的相對密度為90％以上、95％以上或99％以上。通過上述方法，可以得到包含具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的高密度的氧化物半導體的濺射靶材。實施方式2在本實施方式中，對用于進行具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜的成膜的成膜裝置進行說明。首先，使用圖7A和7B對成膜時雜質混入少的成膜裝置的結構進行說明。圖7A示出多室成膜裝置。該成膜裝置包括：具有三個用于收納襯底的盒式接口14的襯底供應室11、裝載閉鎖室12a、裝載閉鎖室12b、傳送室13、襯底加熱室15、成膜室10a、成膜室10b以及成膜室10c。襯底供應室11與裝載閉鎖室12a及裝載閉鎖室12b連接。裝載閉鎖室12a及裝載閉鎖室12b與傳送室13連接。襯底加熱室15、成膜室10a、成膜室10b及成膜室10c分別只與傳送室13連接。各室的連接部設置有閘閥，由此可以使各室獨立地保持為真空狀態。雖然沒有進行圖示，傳送室13具有一個以上的襯底傳送自動機。這里，優選襯底加熱室15兼作等離子體處理室。使用單晶片多室成膜裝置，能夠在處理與處理之間傳送襯底而不暴露于大氣，由此可以抑制雜質吸附到襯底上。另外，可以自由地決定成膜、熱處理等的順序。另外，成膜室、裝載閉鎖室及襯底加熱室的數目不局限于上述數目，可以根據設置空間或工序適當地決定。使用圖8對圖7A所示的成膜室（濺射室）內部的排氣進行說明。成膜室10具有濺射靶材32以及支撐濺射靶材的靶材架34。圖8所示的成膜室10通過閘閥與傳送室13連接，并且傳送室13通過閘閥與裝載閉鎖室12連接。圖8所示的成膜室10通過質量流量控制器60與精制器54連接。注意，雖然可以根據氣體種類的數目設置精制器54及質量流量控制器60，但是為了方便起見只示出一個而省略其它的。圖8所示的成膜室10通過閥與低溫泵58a連接。圖8所示的傳送室13通過閥與低溫泵58b連接。圖8所示的裝載閉鎖室12通過閥與真空泵59連接。另外，真空泵59例如可以使用干燥泵與機械增壓泵串聯連接的泵。此時，真空泵59的機械增壓泵分別與成膜室10及傳送室13通過閥連接。通過采用該結構，可以在大氣壓至低真空（0.1Pa至10Pa程度）的情況下使用真空泵59進行排氣，而在進行閥切換后低真空至高真空（1×10-4Pa至1×10-7Pa）的情況下使用低溫泵58a或低溫泵58b進行排氣。類似地，使用圖9對圖7A所示的成膜室的一個實例的排氣進行說明。圖9所示的成膜室10通過閘閥與傳送室13連接，傳送室13通過閘閥與裝載閉鎖室12連接。圖9所示的成膜室10通過氣體加熱結構62與質量流量控制器60連接，氣體加熱結構62通過質量流量控制器60與精制器54連接。通過氣體加熱結構62可以將導入成膜室10的氣體加熱為40℃以上400℃以下、優選為50℃以上200℃以下。注意，雖然可以根據氣體種類的數目設置氣體加熱結構62、精制器54及質量流量控制器60，但是為了方便起見只示出一個而省略其它。圖9所示的成膜室10通過閥與渦輪分子泵58c連接。另外，渦輪分子泵58c通過閥設置有作為輔助泵的真空泵59a。真空泵59a可以與真空泵59采用類似的結構。另外，圖9所示的成膜室10設置有低溫冷阱66。已知渦輪分子泵58c能夠穩定地對大分子進行排氣且維修頻度低，因此在生產率上占有優勢，但是排氫、排水的能力較低。因此，將低溫冷阱66連接于成膜室10，低溫冷阱66對水等的相對來說熔點較高的分子的排氣能力強。低溫冷阱66的制冷機的溫度為100K以下，優選為80K以下。另外，當低溫冷阱66具有多個制冷機時，優選各個制冷機的溫度不同，這樣可以有效地進行排氣。例如，可以將第一階段的制冷機的溫度設定為100K以下，將第二階段的制冷機的溫度設定為20K以下。圖9所示的傳送室13分別與低溫泵58d及低溫泵58e通過閥連接。當只有1臺低溫泵時，在低溫泵進行再生時無法進行排氣，但是當并聯連接2臺以上的低溫泵時，即使1臺進行再生，也可以利用其它的低溫泵進行排氣。另外，低溫泵的再生是指將積存于低溫泵內的分子排出的處理。當低溫泵積存過多分子時其排氣能力下降，因此需要定期進行再生。圖9所示的裝載閉鎖室12分別與低溫泵58f及真空泵59c通過閥連接。真空泵59b分別與成膜室10及傳送室13通過閥連接。另外，真空泵59b可以與真空泵59采用類似的結構。類似地，使用圖10對圖7A所示的襯底加熱室的一個實例的排氣進行說明。圖10所示的襯底加熱室15通過閘閥與傳送室13連接。另外，傳送室13還通過閘閥與裝載閉鎖室12連接，但是省略圖示。另外，裝載閉鎖室12的排氣與圖9類似。圖10所示的襯底加熱室15通過質量流量控制器60與精制器54連接。另外，雖然可以根據氣體種類的數目設置精制器54及質量流量控制器60，但是為了方便起見僅示出一個而對其它的進行省略。圖10所示的襯底加熱室15通過閥與真空泵59b連接。襯底加熱室15也可以具有能夠設置多個襯底的臺階。另外，作為襯底加熱室15，例如可以使用電阻發熱體等進行加熱?；蛘撸€可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱。例如，可以使用GRTA（GasRapidThermalAnneal：氣體快速熱退火）裝置、LRTA（LampRapidThermalAnneal：燈快速熱退火）裝置等的RTA（RapidThermalAnneal：快速熱退火）裝置。LRTA裝置是通過鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光（電磁波）輻射來加熱被處理物的裝置。GRTA裝置是利用高溫氣體進行熱處理的裝置。氣體使用惰性氣體。另外，成膜室10及襯底加熱室15的背壓為1×10-4Pa以下，優選為3×10-5Pa以下，更優選為1×10-5Pa以下。另外，在成膜室10及襯底加熱室15中，m/z＝18的氣體分子的分壓為3×10-5Pa以下，優選為1×10-5Pa以下，更優選為3×10-6Pa以下。另外，在成膜室10及襯底加熱室15中，m/z＝28的氣體分子的分壓為3×10-5Pa以下，優選為1×10-5Pa以下，更優選為3×10-6Pa以下。另外，在成膜室10及襯底加熱室15中，m/z＝44的氣體分子的分壓為3×10-5Pa以下，優選為1×10-5Pa以下，更優選為3×10-6Pa以下。另外，成膜室10及襯底加熱室15的泄漏率為3×10-6Pa?m3/s以下，優選為1×10-6Pa?m3/s以下。另外，在成膜室10及襯底加熱室15中，m/z＝18的氣體分子的泄漏率為1×10-7Pa?m3/s以下，優選為3×10-8Pa?m3/s以下。另外，在成膜室10及襯底加熱室15中，m/z＝28的氣體分子的泄漏率為1×10-5Pa?m3/s以下，優選為1×10-6Pa?m3/s以下。另外，在成膜室10及襯底加熱室15中，m/z＝44的氣體分子的泄漏率為3×10-6Pa?m3/s以下，優選為1×10-6Pa?m3/s以下。另外，全壓及分壓可以使用質量分析器進行測量。例如，可使用QuleeCGM-051，ULVAC,Inc.制造的四極質量分析器（也稱為Q-mass）。另外，泄漏率可以根據利用上述質量分析器測量出的全壓及分壓算出。泄漏率由外部泄漏及內部泄漏決定。外部泄漏是指：由于微小的孔或密封不良，氣體從真空系統的外部流入的現象。此外，內部泄漏起因于在真空系統中的閥等隔離物處的泄漏或從內部構件釋放的氣體。為了將泄漏率設定為上述數值以下，需要從外部泄漏及內部泄漏的兩個方面采取措施。例如，優選使用金屬墊片對處理室的開/關部分進行密封。金屬墊片優選使用由氟化鐵、氧化鋁或氧化鉻等包覆的金屬材料。金屬墊片的密合性比O形環高，因此可以降低外部泄漏。此外，通過利用鈍態的被氟化鐵、氧化鋁、氧化鉻等覆蓋的金屬材料，可以抑制從金屬墊片釋放的包含雜質的釋放氣體，由此可以降低內部泄漏。作為構成成膜裝置的構件，使用包含雜質的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。另外，也可以使用上述材料覆蓋含有鐵、鉻及鎳等的合金材料。含有鐵、鉻及鎳等的合金材料具有剛性，耐熱且適于加工。在此，通過對表面的凹凸進行拋光處理等縮小表面積，可以減少釋放氣體。或者，也可以使用氟化鐵、氧化鋁、氧化鉻等覆蓋上述成膜裝置的構件。優選成膜裝置的構件盡量只由金屬材料構成，例如當設置由石英等構成的觀察窗（viewingwindow）等時，為了抑制釋放氣體，優選表面覆蓋有較薄的氟化鐵、氧化鋁或氧化鉻等。另外，當在導入成膜氣體的成膜室前設置精制器時，將精制器到成膜室的管道的長度設置為10m以下，優選為5m以下，更優選為1m以下。通過將管道的長度設定為10m以下、5m以下或1m以下，可以對應管道長度減少來自管道的釋放氣體的影響。另外，成膜氣體的管道優選使用內部由氟化鐵、氧化鋁或氧化鉻等覆蓋的金屬管道。例如與SUS316L-EP管道相比，上述管道釋放的包含雜質的氣體的量少，而可以抑制雜質混入到成膜氣體。另外，作為管道的接頭，優選使用高性能超小型金屬墊片接頭（UPG接頭）。此外，通過使用金屬材料構成所有管道的材料，與使用樹脂等構成所有管道的材料的情況相比，可以降低所產生的釋放氣體及外部泄漏的影響，所以是優選的。雖然存在于成膜室的吸附物吸附于內壁等而不影響成膜室的壓力，但是其是對成膜室進行排氣時產生的釋放氣體的主要原因。所以，雖然泄漏率與排氣速度不相關，但是使用排氣能力高的泵盡量地使存在于成膜室內的吸附物脫附并預先進行排氣是十分重要的。另外，為了促進吸附物的脫附，也可以對成膜室進行烘烤。通過進行烘烤，可以將吸附物的脫附速度提高到十倍左右。烘烤處理以100℃以上450℃以下的溫度進行即可。此時，一邊將惰性氣體導入成膜室一邊去除吸附物，這樣可以提高僅通過排氣不容易脫附的水等的脫附速度。另外，通過對導入的惰性氣體以與烘烤溫度基本相同程度的溫度進行加熱，可以進一步提高吸附物的脫附速度。這里，作為惰性氣體優選使用稀有氣體。另外，根據成膜的膜的種類，也可以使用氧等代替惰性氣體。例如，當進行氧化物的成膜時，有時優選使用作為氧化物的主要成分的氧?；蛘撸瑑炦x通過導入被加熱的稀有氣體等的惰性氣體或被加熱的氧氣等提高成膜室內的壓力，并在經過一定時間之后再次對成膜室進行排氣處理。通過導入被加熱的氣體可以使成膜室內的吸附物脫附，由此降低成膜室內的雜質。另外，較有效的是將該處理反復進行2次以上30次以下，優選為5次以上15次以下。具體地，通過導入溫度為40℃以上400℃以下，優選為50℃以上200℃以下的惰性氣體或氧等來使成膜室內的壓力為0.1Pa以上10kPa以下，優選為1Pa以上1kPa以下，更優選為5Pa以上100Pa以下，并將保持壓力的期間設定為1分以上300分以下，優選為5分以上120分以下，即可。然后，對成膜室進行5分以上300分以下，優選為10分以上120分以下的排氣。另外，通過進行偽成膜(dummydeposition)也可以進一步提高吸附物的脫附速度。偽成膜是指通過濺射法等對偽襯底進行成膜以在偽襯底及成膜室內壁沉積膜，由此將成膜室內的雜質及成膜室內壁的吸附物封閉于膜中。偽襯底優選使用釋放氣體少的材料，例如可以使用與后面說明的襯底100相同的材料。通過進行偽成膜可以降低后面形成的膜中的雜質濃度。另外，可以與烘烤同時進行偽成膜。圖7B是與圖7A所示的成膜裝置結構不同的成膜裝置。該成膜裝置包括裝載閉鎖室22a、襯底加熱室25、成膜室20a、成膜室20b以及裝載閉鎖室22b。裝載閉鎖室22a與襯底加熱室25連接，襯底加熱室25與成膜室20a連接，成膜室20a與成膜室20b連接，成膜室20b與裝載閉鎖室22b連接。各室連接部設置有閘閥，可以將各室獨立地保持為真空狀態。另外，成膜室20a及成膜室20b與圖7A的成膜室10a、成膜室10b及成膜室10c的結構類似。另外，襯底加熱室25與圖7A的襯底加熱室15的結構類似。襯底只沿著圖7B所示的箭頭的方向傳送，襯底的入口與出口不同。由于圖7B的成膜裝置與圖7A的單晶片多室成膜裝置不同，不具有傳送室，由此可以減小占地面積。另外，成膜室、裝載閉鎖室及襯底加熱室的數目不局限于上述數目，可以根據設置空間、工序適當地進行選擇。例如，也可以省略成膜室20b，或者也可以設置與成膜室20b連接的第二襯底加熱室或第三成膜室。通過利用上述成膜裝置進行氧化物半導體膜的成膜，可以抑制雜質混入氧化物半導體膜。并且，通過利用上述成膜裝置形成接觸于該氧化物半導體膜的膜，可以抑制從接觸于氧化物半導體膜的膜向氧化物半導體膜的雜質混入。接著，對具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜的成膜方法進行說明。使用實施方式1所示的包含具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材進行氧化物半導體膜的成膜。濺射靶材的表面溫度為100℃以下，優選為50℃以下，更優選為室溫程度。對應大面積襯底的濺射裝置大多使用大面積的濺射靶材。但是，沒有接縫地制造對應大面積的尺寸的濺射靶材十分困難。在實際制造時，將多個濺射靶材以盡量沒有間隙的方式排列成較大的形狀，但是無論怎樣總會有微小的間隙。當濺射靶材的表面溫度升高時，有時Zn等從該微小的間隙揮發而導致間隙漸漸變大。當間隙變大時，有時墊板的材料及粘合用材料也被濺射，這成為導致雜質濃度變高的主要原因。因此，優選充分冷卻濺射靶材。具體地，作為墊板使用具有高導電性及高散熱性的金屬材料（具體來說使用Cu）。另外，通過在墊板內形成水路并使充分量的冷卻水流過水路，可以有效地冷卻濺射靶材。這里，充分的量的冷卻水根據濺射靶材的大小而不同，例如當采用直徑為300mm的圓形的靶材時，可以將冷卻水量設定為3L/min以上、5L/min以上或10L/min以上。這里，利用經典分子動力學計算對一個氬原子碰撞到In-Ga-Zn-O化合物（In:Ga:Zn＝1:1:1[原子數比]）結晶時的情況進行評價，圖44示出其結果。另外，使用富士通公司制造的MaterialsExplorer5.0，在溫度為300K、時間步長為0.01fs、步驟數為1000萬回的條件下進行計算。另外，使用2688原子的In-Ga-Zn-O化合物的單晶進行計算。另外，使具有300eV能量的氬原子從平行于該單晶的c軸的方向進行碰撞。另外，圖44所示的固定層是以位置不會發生變動的方式固定的層。另外，圖44所示的溫度控制層是一直保持恒定溫度（300K）的層。圖44示出氬原子碰撞前以及氬原子碰撞100ps后的狀態。根據圖44可知氬原子碰撞100ps后In-Ga-Zn-O化合物的結晶沿著a-b面裂開。具體地，沿著含有Ga與Zn的面裂開。由此可知：當離子碰撞濺射靶材的表面時，從濺射靶材中的結晶區域的a-b面裂開，平板狀的濺射粒子剝離。將襯底加熱溫度設定為100℃以上600℃以下，優選為150℃以上550℃以下，更優選為200℃以上500℃以下，并在氧氣體氣氛下形成氧化物半導體膜。氧化物半導體膜的厚度形成為1nm以上40nm以下，優選為3nm以上20nm以下。成膜時的襯底加熱溫度越高,得到的氧化物半導體膜的雜質濃度越低。另外，由于在被成膜面容易形成濺射粒子的遷移，氧化物半導體膜中原子排列有序且高密度化而容易形成多晶氧化物半導體膜或CAAC-OS膜。并且，通過在氧氣體氣氛下進行成膜，等離子體損傷減輕，另外由于不含有稀有氣體等多余的原子而容易形成多晶氧化物半導體膜或CAAC-OS膜。但是，也可以采用氧氣體與稀有氣體的混合氣氛，在該情況下將氧氣體的比例設定為30體積％以上，優選為50體積％以上，更優選為80體積％以上。另外，由于氧化物半導體膜越薄晶體管的溝道長度越短，所以可以減少閾值電壓向負方向漂移的現象出現。但是，當氧化物半導體膜過薄時，氧化物半導體膜受到界面散射的顯著影響，因此場效應遷移率可能降低。另外，當濺射靶材含有Zn時，通過在氧氣體氣氛下進行成膜，等離子體損傷減輕，由此可以獲得不容易發生Zn揮發的膜。在成膜壓力為0.8Pa以下，優選為0.4Pa以下，濺射靶材與襯底之間的距離為40mm以下，優選為25mm以下的條件下進行氧化物半導體膜的成膜。通過在該條件下進行氧化物半導體膜的成膜，可以降低濺射粒子與其它的濺射粒子、氣體分子或離子發生碰撞的頻度。即，可以通過對應成膜壓力使濺射靶材與襯底之間的距離小于濺射粒子、氣體分子或離子的平均自由程，可以降低膜中的雜質濃度。例如，在壓力為0.4Pa、溫度為25℃（絕對溫度為298K）下的平均自由程為：氫分子（H2）為48.7mm、氦分子（He）為57.9mm、水分子（H2O）為31.3mm、乙烷分子（CH4）為13.2mm、氖分子（Ne）為42.3mm、氮分子（N2）為23.2mm、一氧化碳分子（CO）為16.0mm、氧分子（O2）為26.4mm、氬分子（Ar）為28.3mm、二氧化碳分子（CO2）為10.9mm、氪分子（Kr）為13.4mm、氙分子（Xe）為9.6mm。另外，當壓力變為2倍時平均自由程變為2分之1，當絕對溫度變為2倍時平均自由程變為2倍。平均自由程由壓力、溫度及分子的直徑決定。當壓力及溫度一定時，分子的直徑越大平均自由程越短。另外，各分子的直徑為：H2為0.218nm、He為0.200nm、H2O為0.272nm、CH4為0.419nm、Ne為0.234nm、N2為0.316nm、CO為0.380nm、O2為0.296nm、Ar為0.286nm、CO2為0.460nm、Kr為0.415nm、Xe為0.491nm。因此，分子的直徑越大平均自由程越短，并且當被包含于膜中時，由于分子直徑大而會妨礙結晶區域的生長。為此，例如，可以說具有Ar以上的直徑的分子容易成為雜質。這里，利用經典分子動力學計算對對In-Ga-Zn-O結晶層間添加CO2時是否能夠維持結晶結構進行了評價。圖26是In-Ga-Zn-O結晶的示意圖，CO2被添加到圖26的箭頭所示的層中。將CO2的添加量設定為與In-Ga-Zn-O結晶的所有原子的比率為0.07％（5.19×1019個/cm3）、0.15％（1.04×1020個/cm3）、0.22％（1.65×1020個/cm3）、0.30％（2.08×1020個/cm3）、0.37％（2.60×1020個/cm3）、0.44％（3.11×1020個/cm3）、0.52％（3.63×1020個/cm3）、0.59％（4.15×1020個/cm3）或0.67％（4.67×1020個/cm3）。另外，使用富士通公司制造的MaterialsExplorer5.0，在溫度為298K、壓力為1氣壓、時間步長為0.2fs、步驟數為500萬回的條件下進行計算。其結果，當CO2的添加比例為0.07％至0.52％時，保持In-Ga-Zn-O結晶，當CO2的添加比例為0.59％至0.67％時，不能保持In-Ga-Zn-O結晶。由此可知：為了獲得In-Ga-Zn-O結晶，需要使CO2與In-Ga-Zn-O結晶所有原子的比例設置為0.52％以下或小于0.59％。接著，進行加熱處理。加熱處理在減壓氣氛、惰性氣氛或氧化氣氛下進行。利用加熱處理可以降低氧化物半導體膜中的雜質濃度。作為加熱處理，優選在減壓氣氛或惰性氣氛下進行加熱處理之后，在保持溫度的情況下將氣氛切換為氧化氣氛再進行加熱處理。這是因為如下緣故：當在減壓氣氛下或惰性氣氛下進行加熱處理時，可以減少氧化物半導體膜中的雜質濃度，但是在同時產生氧缺損。通過在氧化氣氛下進行加熱處理，可以減少此時產生的氧缺損。除了進行成膜時的襯底加熱之外，通過在成膜之后對氧化物半導體膜進行加熱處理，可以降低氧化物半導體膜中的雜質濃度。具體地，可以使利用二次離子質譜分析（SIMS：SecondaryIonMassSpectrometry）測量的氧化物半導體膜中的氫濃度在小于5×1019atoms/cm3，優選為5×1018atoms/cm3以下，更優選為1×1018atoms/cm3以下，進一步優選為5×1017atoms/cm3以下。另外，可以使利用SIMS測量的氧化物半導體膜中的氮濃度小于5×1019atoms/cm3，優選為5×1018atoms/cm3以下，更優選為1×1018atoms/cm3以下，進一步優選為5×1017atoms/cm3以下。另外，可以使利用SIMS測量的氧化物半導體膜中的碳濃度小于5×1019atoms/cm3，優選為5×1018atoms/cm3以下，更優選為1×1018atoms/cm3以下，進一步優選為5×1017atoms/cm3以下。另外，可以使氧化物半導體膜的根據熱脫附譜分析法（TDS:ThermalDesorptionSpectroscopy）分析的m/z＝2（氫分子等）的氣體分子、m/z＝18的氣體分子、m/z＝28的氣體分子及m/z＝44的氣體分子的釋放量分別為1×1019個/cm3以下，優選為1×1018個/cm3以下。另外，利用TDS分析測量釋放量的方法參照后面說明的氧原子的釋放量的測量方法。這里，對在本實施方式所示的成膜裝置的成膜室中進行氧化物半導體膜的成膜時的各分子的分壓進行說明。另外，利用ULVAC,Inc.制造的四極質量分析器QuleeCGM-051測量成膜時的全壓及分壓。在襯底加熱溫度為150℃、濺射靶材為In-Ga-Zn-O化合物靶材（In：Ga：Zn＝1：1：1[原子數比]）、氬為50sccm且氧為50sccm、電力為9kW（AC）、襯底-靶材間距離為150mm的條件下進行氧化物半導體膜的成膜。圖45示出成膜開始100s后的全壓、m/z＝2的分壓、m/z＝18的分壓、m/z＝28的分壓、m/z＝40的分壓及m/z＝44的分壓。根據圖45可知：當使用本實施方式所示的成膜裝置時，成膜時的m/z＝2的分壓、m/z＝18的分壓、m/z＝28的分壓及m/z＝44的分壓分別為1.5×10-4Pa、5×10-5Pa、3×10-5Pa及8×10-5Pa之小，由此可知成膜時不容易發生雜質的混入。通過使用上述成膜裝置可以獲得具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜。由于具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜具有優良的半導體特性，因此將其用于晶體管時可以獲得高可靠性。本實施方式可以與其他實施方式適當地組合而實施。實施方式3使用圖11A至圖16B對使用利用實施方式1所示的濺射靶材及實施方式2所示的成膜裝置形成的氧化物半導體膜的晶體管進行說明。圖11A至圖14B所示的晶體管由于光刻工序數少而在生產率上占有優勢。因而圖11A至圖14B所示的晶體管適用于需要晶體管尺寸相對較大的顯示裝置等。首先，對圖11A和11B所示的晶體管的結構進行說明。圖11A是晶體管的俯視圖。圖11B是對應于圖11A所示的點劃線A-B的截面圖。圖11B所示的晶體管包括：襯底100；設置在襯底100上的基底絕緣膜102；設置在基底絕緣膜102上的氧化物半導體膜106；氧化物半導體膜106上的以至少接觸于氧化物半導體膜106的一部的方式設置的一對電極116；以覆蓋氧化物半導體膜106及一對電極116的方式設置的柵極絕緣膜112；以隔著柵極絕緣膜112與氧化物半導體膜106重疊的方式設置的柵電極104。這里，氧化物半導體膜106使用實施方式1所示的包含具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材進行成膜。另外，氧化物半導體膜106使用實施方式2所示的成膜裝置進行成膜。將氧化物半導體膜106的厚度設定為1nm以上50nm以下。優選其厚度為3nm以上20nm以下。尤其是在晶體管的溝道長度為30nm以下且氧化物半導體膜106的厚度為5nm左右的情況下，可以抑制晶體管的溝道長度變短時閾值電壓向負方向漂移的現象出現而具有穩定的電特性。優選氧化物半導體膜106至少含有In及Zn。另外，優選氧化物半導體膜106除了In及Zn之外還含有用來降低晶體管電特性變化的Ga、Sn、Hf或Al?；蛘?，除了In及Zn之外，氧化物半導體膜106還可以含有用來降低晶體管電特性變化的選自La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及Lu中的一種以上的鑭系元素。作為氧化物半導體膜106，例如可以使用In-Zn-O化合物、Sn-Zn-O化合物、Al-Zn-O化合物、Zn-Mg-O化合物、Sn-Mg-O化合物、In-Mg-O化合物、In-Ga-O化合物、In-Al-Zn-O化合物、In-Sn-Zn-O化合物、Sn-Ga-Zn-O化合物、Al-Ga-Zn-O化合物、Sn-Al-Zn-O化合物、In-Hf-Zn-O化合物、In-La-Zn-O化合物、In-Ce-Zn-O化合物、In-Pr-Zn-O化合物、In-Nd-Zn-O化合物、In-Sm-Zn-O化合物、In-Eu-Zn-O化合物、In-Gd-Zn-O化合物、In-Tb-Zn-O化合物、In-Dy-Zn-O化合物、In-Ho-Zn-O化合物、In-Er-Zn-O化合物、In-Tm-Zn-O化合物、In-Yb-Zn-O化合物、In-Lu-Zn-O化合物、In-Sn-Ga-Zn-O化合物、In-Hf-Ga-Zn-O化合物、In-Al-Ga-Zn-O化合物、In-Sn-Al-Zn-O化合物、In-Sn-Hf-Zn-O化合物、In-Hf-Al-Zn-O化合物代替In-Ga-Zn-O化合物。此時，可以參照實施方式1所示的濺射靶材的制造方法，適當地改變原料來制造濺射靶材。例如，使用In-Sn-Zn-O化合物的晶體管比較易于獲得高場效應遷移率。具體地，可以使晶體管的場效應遷移率為31cm2/Vs以上、40cm2/Vs以上、60cm2/Vs以上、80cm2/Vs以上或100cm2/Vs以上。另外，即使采用In-Sn-Zn-O化合物之外的化合物（例如In-Ga-Zn-O化合物），通過降低缺陷密度也可以提高場效應遷移率。當作為氧化物半導體膜106使用In-Zn-O化合物時，原子數比為In/Zn＝0.5以上且50以下，優選為In/Zn＝1以上且20以下，更優選為In/Zn＝1.5以上且15以下。通過將Zn的原子數比設定為上述范圍內，可以提高晶體管的場效應遷移率。這里，化合物的原子數比優選為當In:Zn:O=X:Y:Z時，Z＞1.5X+Y。作為氧化物半導體膜106，可以使用以化學式InMO3(ZnO)m（m＞0）表示的材料。在此，M表示選自Zn、Ga、Al、Mn、Sn、Hf及Co中的一種或多種金屬元素。例如，作為M，也可以使用Ga、Ga及Al、Ga及Mn或Ga及Co等。為了降低晶體管的斷態電流，氧化物半導體膜106選擇帶隙為2.5eV以上，優選為2.8eV以上，更優選為3.0eV以上的材料。另外，優選氧化物半導體膜106為堿金屬及堿土金屬等被降低的雜質濃度極低的氧化物半導體膜。當氧化物半導體膜106具有上述雜質時，因由雜質形成的能級造成帶隙內發生復合而導致晶體管的斷態電流增大。另外，作為氧化物半導體膜106中的堿金屬濃度，利用SIMS測量的鈉濃度為5×1016atoms/cm3以下，優選為1×1016atoms/cm3以下，更優選為1×1015atoms/cm3以下。類似地，鋰濃度為5×1015atoms/cm3以下，優選為1×1015atoms/cm3以下。類似地，鉀濃度為5×1015atoms/cm3以下，優選為1×1015atoms/cm3以下。通過使用上述氧化物半導體膜106可以減小晶體管的斷態電流。例如，可以使晶體管的溝道長度為3μm、溝道寬度為1μm時的斷態電流為1×10-18A以下、1×10-21A以下或1×10-24A以下。因此，可以制造具有優良的數據保持特性的耗電量小的存儲單元。盡管對襯底100沒有太大的限制，但是，襯底100需要至少具有能夠承受后面的熱處理程度的耐熱性。例如，作為襯底100，也可以使用玻璃襯底、陶瓷襯底、石英襯底、藍寶石襯底等。此外，還可以采用使用硅或碳化硅等的單晶半導體襯底或多晶半導體襯底，使用硅鍺等的化合物半導體襯底，SOI（SiliconOnInsulator：絕緣體上硅片）襯底等，并且優選將在上述襯底上設置有半導體元件的襯底作為襯底100。此外，襯底100也可以使用柔性襯底。另外，作為在柔性襯底上設置晶體管的方法，可以舉出如下方法：在不具有柔性的襯底上形成晶體管之后，將晶體管剝離并將該晶體管轉置到柔性襯底的襯底100上。在此情況下，優選在不具有柔性的襯底和晶體管之間設置剝離層?；捉^緣膜102可以使用選自氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化釔、氧化鑭、氧化銫、氧化鉭和氧化鎂中的一種以上形成的單層或疊層。優選基底絕緣膜102具有充分的平坦性。具體而言，以平均粗糙度（Ra）成為1nm以下，優選為0.3nm以下，更優選為0.1nm以下的方式設置基底絕緣膜102。通過采用上述數值以下的Ra，易于在氧化物半導體膜106中形成結晶區域。在此，Ra是為了可以應用于面而將在JISB0601中定義的中心線平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，并且Ra以如下算式1定義。算式1。另外，在算式1中，S0表示測定面（由坐標（x1,y1）（x1,y2）（x2,y1）（x2,y2）的四個點表示的四邊形的區域)的面積，Z0表示測定面的平均高度?？梢岳迷恿︼@微鏡（AFM：AtomicForceMicroscope）來對Ra進行評價。氧氮化硅是指在其組成上氧含量多于氮含量的物質，例如，包含50原子%以上且70原子%以下的氧、0.5原子%以上且15原子%以下的氮、25原子%以上且35原子%以下的硅以及0原子%以上且10原子%以下的氫的物質。另外，氮氧化硅是指在其組成上氮含量多于氧含量的物質，例如，包含5原子%以上且30原子%以下的氧、20原子%以上且55原子%以下的氮、25原子%以上且35原子%以下的硅以及10原子%以上且25原子%以下的氫的物質。注意，上述范圍是使用盧瑟福背散射分析（RBS:RutherfordBackscatteringSpectrometry）和氫前方散射分析（HFS:HydrogenForwardScatteringSpectrometry）來進行測量時的范圍。此外，構成元素的組成的總計不超過100原子％。此外，基底絕緣膜102優選使用通過加熱處理釋放氧的絕緣膜?！巴ㄟ^加熱處理釋放氧”是指當利用TDS分析時，換算為氧原子時的氧的釋放量為1.0×1018atoms/cm3以上或3.0×1020atoms/cm3以上。在此，以下說明利用TDS分析換算為氧原子的氧的釋放量的測量方法。進行TDS分析時的氣體的釋放量與釋放氣體的離子強度的積分值成比例。因此，可以根據測量的離子強度的積分值和標準樣品的基準值的比率計算出氣體的釋放量。標準樣品的基準值是指：在包含所定密度的原子的樣品中，該原子的密度與相當于該原子的離子強度的積分值所成的比例。例如，根據作為標準樣品的含有既定密度的氫的硅片的TDS分析結果以及絕緣膜的TDS分析結果，可以通過算式2求出絕緣膜中的氧分子的釋放量（NO2）。這里，假定以通過TDS分析得到的被檢測出為質量數32的氣體都來源于氧分子。作為質量數32的氣體，有CH3OH，但是CH3OH存在的可能性較低，所以這里不考慮。此外，包含作為氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子也在自然界的存在比率極微量，所以也不考慮到該氧分子。[數2]。NH2是將從標準樣品脫附的氫分子轉化為密度而獲得的值。SH2是對標準樣品進行TDS分析而得到的離子強度的積分值。在此，將標準樣品的基準值設定為NH2/SH2。SO2是對絕緣膜進行TDS分析而得到的離子強度的積分值。α是在TDS分析中影響到離子強度的系數。關于算式2的詳細說明，可以參照日本專利申請公開平6-275697公報。注意，使用由電子科學公司制造的熱脫附裝置EMD-WA1000S/W，并將包含1×1016atoms/cm3的氫原子的硅片用作標準樣品，來對上述絕緣膜的氧的釋放量進行測量。此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比率可以從氧分子的離子化率算出。另外，因為上述的α包括氧分子的離子化比率，所以通過評估氧分子的釋放量，可以估算出氧原子的釋放量。注意，NO2是氧分子的釋放量。換算為氧原子時的釋放量是氧分子的釋放量的2倍。在上述結構中，作為通過加熱處理釋放氧的膜也可以是氧過剩的氧化硅（SiOX（X＞2））。在氧過剩的氧化硅（SiOX（X＞2））中，每單位體積中含有的氧原子多于硅原子數的2倍。每單位體積的硅原子數及氧原子數為通過盧瑟福背散射光譜法而測定的值。通過從基底絕緣膜102對氧化物半導體膜106供應氧，可以降低氧化物半導體膜106與基底絕緣膜102之間的界面能級密度（interfacestatedensity）。由此可以抑制因晶體管的工作而使載流子在氧化物半導體膜106與基底絕緣膜102之間的界面被俘獲，從而可以獲得可靠性高的晶體管。并且，有時因氧化物半導體膜106的氧缺損而產生電荷。一般來說，有時氧化物半導體膜106中的氧缺損的一部分成為施主，而產生成為載流子的電子。其結果，晶體管的閾值電壓漂移到負方向。因此，通過從基底絕緣膜102對氧化物半導體膜106供應充分的氧，優選的是使氧化物半導體膜106含有過剩的氧，可以降低導致閾值電壓向負方向漂移的氧化物半導體膜106的氧缺損。過剩氧主要是存在于氧化物半導體膜106的晶格之間的氧，其氧濃度為1×1016atoms/cm3以上2×1020atoms/cm3以下的范圍內。通過將存在于氧化物半導體膜106的晶格之間的氧的濃度設定為上述范圍內，結晶不會發生變形等而不破壞結晶區域，因此是優選的。一對電極116可以使用選自Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ta、W以及這些元素的氮化物、氧化物及合金中的一種以上形成的單層或疊層?；蛘?，也可以使用至少含有In及Zn的氧化物或氧氮化物。例如，可以使用In-Ga-Zn-O-N化合物等。柵極絕緣膜112可以使用選自與基底絕緣膜102類似的材料形成。柵電極104可以使用選自與一對電極116同樣的材料形成。接著，對圖12A和12B所示的晶體管的結構進行說明。圖12A是晶體管的俯視圖。圖12B是對應于圖12A所示的點劃線A-B的截面圖。圖12B所示的晶體管包括：襯底100；設置在襯底100上的基底絕緣膜102；設置在基底絕緣膜102上的一對電極216；一對電極216上的以至少接觸于一對電極216及基底絕緣膜102的一部分的方式設置的氧化物半導體膜206；以覆蓋一對電極216及氧化物半導體膜206的方式設置的柵極絕緣膜212；以隔著柵極絕緣膜212與氧化物半導體膜206重疊的方式設置的柵電極204。另外，一對電極216、氧化物半導體膜206、柵極絕緣膜212及柵電極204可以分別使用與一對電極116、氧化物半導體膜106、柵極絕緣膜112及柵電極104類似的方法及類似的材料形成。接著，對圖13A和13B所示的晶體管的結構進行說明。圖13A是晶體管的俯視圖。圖13B是對應于圖13A所示的點劃線A-B的截面圖。圖13B所示的晶體管包括：襯底100；設置在襯底100上的柵電極304；以覆蓋柵電極304的方式設置的柵極絕緣膜312；以隔著柵極絕緣膜312與柵電極304重疊的方式設置的氧化物半導體膜306；氧化物半導體膜306上的以至少接觸于氧化物半導體膜306的一部分的方式設置的一對電極316；以覆蓋氧化物半導體膜306及一對電極316的方式設置的保護絕緣膜318。另外，一對電極316、氧化物半導體膜306、柵極絕緣膜312及柵電極304可以分別使用與一對電極116、氧化物半導體膜106、柵極絕緣膜112及柵電極104類似的方法及類似的材料形成。另外，保護絕緣膜318可以使用選自與基底絕緣膜102類似的材料形成。接著，對圖14A和14B所示的晶體管的結構進行說明。圖14A是晶體管的俯視圖。圖14B是對應于圖14A所示的點劃線A-B的截面圖。圖14B所示的晶體管包括：襯底100；設置在襯底100上的柵電極304；以覆蓋柵電極304的方式設置的柵極絕緣膜312；設置在柵極絕緣膜312上的一對電極416；一對電極416上的以至少接觸于一對電極416及柵極絕緣膜312的一部分的方式設置的氧化物半導體膜406；以覆蓋一對電極416及氧化物半導體膜406的方式設置的保護絕緣膜418。另外，一對電極416、氧化物半導體膜406及保護絕緣膜418可以分別使用與一對電極116、氧化物半導體膜106及保護絕緣膜318類似的方法及類似的材料形成。雖然圖15A至圖16B所示的晶體管比圖11A至圖14B所示的晶體管工序稍微復雜，但是由于溝道長度短，不容易發生閾值電壓向負方向漂移的現象且寄生電容小，因此適用于要求優良電特性的微型晶體管。接著，對圖15A至15C所示的晶體管的結構進行說明。圖15A是晶體管的俯視圖。圖15B及15C是對應于圖15A所示的點劃線A-B的截面圖。圖15B所示的晶體管包括：襯底100；設置在襯底100上的基底絕緣膜502；設置在基底絕緣膜502周圍的保護膜520；設置在基底絕緣膜502及保護膜520上的包括高電阻區域506a及低電阻區域506b的氧化物半導體膜506；設置在氧化物半導體膜506上的柵極絕緣膜512；以隔著柵極絕緣膜512重疊于氧化物半導體膜506的方式設置的柵電極504；以接觸于柵電極504的側面的方式設置的側壁絕緣膜524；氧化物半導體膜506上的以至少接觸于氧化物半導體膜506的一部分的方式設置的一對電極516；以覆蓋柵電極504、側壁絕緣膜524及一對電極516的方式設置的保護絕緣膜518；以通過設置在保護絕緣膜518中的開口部與一對電極516接觸的方式設置的布線522。另外，一對電極516、柵極絕緣膜512、保護絕緣膜518及柵電極504可以分別使用與一對電極116、柵極絕緣膜112、保護絕緣膜318及柵電極104類似的方法及類似的材料形成。另外，可以以如下方法設置氧化物半導體膜506：以柵電極504為掩模，穿過柵極絕緣膜添加能夠降低氧化物半導體膜的電阻值的雜質來形成低電阻區域506b。此時，沒有被添加雜質的區域成為高電阻區域506a。另外，作為雜質可以使用磷、氮或硼等。在添加雜質后進行用于活性化的在250℃以上650℃以下的溫度下的加熱處理。另外，與離子摻雜法相比，優選使用離子注入法進行雜質添加，這是由于使用離子注入法時氧化物半導體膜中的氫混入少。但是，并不排除離子摻雜法。另外，也可以以如下方法設置氧化物半導體膜506：以柵電極504及側壁絕緣膜524為掩模，穿過柵極絕緣膜添加能夠降低氧化物半導體膜的電阻值的雜質來形成低電阻區域506b。此時，沒有被添加雜質的區域成為高電阻區域506a。具體地，與側壁絕緣膜524重疊的區域不是低電阻區域506b而是高電阻區域506a（參照圖15C）。另外，通過穿過柵極絕緣膜添加雜質，可以降低對氧化物半導體膜添加雜質時產生的損傷。但是，也可以注入雜質而不穿過柵極絕緣膜地。另外，可以通過對與基底絕緣膜102使用類似的方法及類似的材料形成的絕緣膜進行加工形成溝槽部分來形成基底絕緣膜502。另外，保護膜520可以通過以填埋設置于基底絕緣膜502中的溝槽部分的方式形成絕緣膜，然后進行CMP處理來形成。保護膜520可以使用氮氧化硅、氮化硅、氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化釔、氧化鑭、氧化銫、氧化鉭及氧化鎂中的一種以上形成的單層或疊層。例如，優選保護膜520具有如下性質：即使在250℃以上且450℃以下，優選為150℃以上且800℃以下的溫度范圍內進行一個小時的加熱處理也不會使氧透過。由于保護膜520具有上述性質，所以通過將保護膜520設置在基底絕緣膜502的周圍，可以抑制因加熱處理從基底絕緣膜502釋放的氧擴散到晶體管的外部。如此，氧被保持于基底絕緣膜502中，由此可以防止晶體管的場效應遷移率降低，從而可以降低閾值電壓不均勻并提高可靠性。但是，也可以采用不設置保護膜520的結構。側壁絕緣膜524通過在覆蓋柵電極504形成絕緣膜之后對該絕緣膜進行蝕刻而形成。蝕刻使用各向異性高的蝕刻方法?？梢酝ㄟ^對絕緣膜進行各向異性高的蝕刻工序以自對準的方式形成側壁絕緣膜524。例如，優選使用干蝕刻法。作為用于干蝕刻法的蝕刻氣體，例如可以舉出三氟甲烷、八氟環丁烷、四氟化碳等的含氟氣體。也可以對蝕刻氣體添加稀有氣體或氫。干蝕刻法優選使用對襯底施加高頻電壓的反應性離子蝕刻法（RIE法）。另外，布線522可以使用選自與柵電極104類似的材料形成。接著，對圖16A和16B所示的晶體管的結構進行說明。圖16A是晶體管的俯視圖。圖16B是對應于圖16A所示的點劃線A-B的截面圖。圖16B所示的晶體管包括：襯底100；設置在襯底100上的具有溝槽部分的基底絕緣膜602；設置在基底絕緣膜602的溝槽部分中的一對電極616；設置在基底絕緣膜602及一對電極616上的包括高電阻區域606a及低電阻區域606b的氧化物半導體膜606；設置在氧化物半導體膜606上的柵極絕緣膜612；以隔著柵極絕緣膜612重疊于氧化物半導體膜606的方式設置的柵電極604；以覆蓋柵極絕緣膜612及柵電極604的方式設置的保護絕緣膜618；以通過設置在保護絕緣膜618、柵極絕緣膜612及氧化物半導體膜606中的開口部與一對電極616接觸的方式設置的布線622。另外，柵極絕緣膜612、保護絕緣膜618、氧化物半導體膜606、布線622及柵電極604可以分別使用與柵極絕緣膜112、保護絕緣膜318、氧化物半導體膜506、布線522及柵電極104類似的方法及類似的材料形成。另外，可以通過對與基底絕緣膜102使用類似的方法及類似的材料形成的絕緣膜進行加工形成溝槽部分來形成基底絕緣膜602。另外，一對電極616可以通過以填埋設置于基底絕緣膜602中的溝槽部分的方式形成導電膜，然后進行CMP處理來形成。下面，使用圖27至圖30C對晶體管的場效應遷移率進行說明。不僅限于使用氧化物半導體的情況，由于多種原因測量出的晶體管的場效應遷移率總是比其固有場效應遷移率低。半導體內部的缺陷或半導體與絕緣膜的界面的缺陷是導致場效應遷移率下降的主要原因。這里，使用Levinson模型，理論性地導出假定半導體內部不存在缺陷時的場效應遷移率。將晶體管的固有場效應遷移率設定為μ0，并以算式3示出假定半導體中存在某種位能障壁（晶界等）時測量到的場效應遷移率μ。算式3。在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。另外，在Levinson模式中假定位能障壁的高度E起因于缺陷，并以算式4表示。算式4。在此，e是元電荷，N是溝道內的單位面積的平均缺陷密度，ε是半導體的介電常數，n是溝道的單位面積的載流子密度，COX是單位面積的柵極絕緣膜電容，Vgs是柵電壓，t是溝道厚度。另外，當半導體層的厚度為30nm以下時，溝道厚度可以與半導體層的厚度相同。線性區域中的漏電流Ids由算式5表示。算式5。在此，L是溝道長度，W是溝道寬度，這里L與W都為10μm。此外，Vds是漏電壓。算式6表示對算式5的兩邊取對數時的算式。算式6。由于算式6的右邊為Vgs的函數，因此根據以ln（Ids/Vgs）為縱軸并以1/Vgs為橫軸繪制實際測量值得到的圖表的直線的斜率可以求出缺陷密度N。即，可以根據晶體管的Vgs-Ids特性求出半導體中的缺陷密度N。半導體中的缺陷密度N取決于半導體成膜時的襯底加熱溫度。當作為半導體采用使用In、Sn及Zn的比率為In:Sn:Zn＝1:1:1[原子數比]的In-Sn-Zn-O濺射靶材成膜的氧化物半導體時，氧化物半導體中的缺陷密度N為1×1012/cm2左右。當根據上述氧化物半導體中的缺陷密度N利用算式3及算式4進行計算時，本來的晶體管的場效應遷移率μ0為120cm2/Vs。由此可知，氧化物半導體中及氧化物半導體與與其接觸的柵極絕緣膜的界面沒有缺陷，即理想的晶體管的場效應遷移率μ0為120cm2/Vs。但是，缺陷多的氧化物半導體的晶體管的場效應遷移率μ為30cm2/Vs左右。另外，即使半導體內部沒有缺陷，晶體管的傳輸特性也受溝道和柵極絕緣膜之間的界面散射的影響。由算式7表示距柵溝道和柵極絕緣膜之間的界面x遠的位置上的場效應遷移率μ1。算式7。這里，D是因柵電極產生的電場強度，B是常數，l是因界面散射的不利影響而產生的深度。B及l可以通過實測晶體管的電特性而求出，根據上述使用氧化物半導體的晶體管的電特性的實測可以求出B＝4.75×107cm/s、l＝10nm?？芍擠增加，即Vgs變高時，算式7的第2項也增加，所以場效應遷移率μ1降低。圖27示出氧化物半導體中及氧化物半導體與與其接觸的柵極絕緣膜的界面沒有缺陷，即理想的晶體管的場效應遷移率μ2的計算結果。另外，計算使用Synopsys公司制造的SentaurusDevice，并且將氧化物半導體的帶隙設定為2.8eV、電子親和力設定為4.7eV、相對介電常數設定為15、厚度設定為15nm。并且，將柵極的功函數設定為5.5eV，將源極及漏極的功函數設定為4.6eV。另外，將柵極絕緣膜的厚度設定為100nm，并將相對介電常數設定為4.1。另外，將溝道長度及溝道寬度分別設定為10μm，并將Vds設定為0.1V。根據圖27可知：在Vgs為1V左右，場效應遷移率μ2具有100cm2/Vs以上的峰值，但是當Vgs變高時，界面散射的影響變大而效應遷移率μ2降低。圖28A至圖30C示出當對該理想的晶體管進行微型化時的計算結果。另外，計算假定使用圖15A至15C所示的結構的晶體管。這里，將低電阻區域506b的電阻率設定為2×10-3Ωcm、柵電極504的寬度設定為33nm、側壁絕緣膜524的寬度設定為5nm、溝道寬度設定為40nm。另外，雖然為了方便起見，將溝道區記載為高電阻區域506a，但是，這里假定溝道區為本征半導體。計算使用Synopsys公司制造的SentaurusDevice。圖28A至28C示出圖15B所示的結構的晶體管的Ids（實線）及場效應遷移率μ（虛線）的Vgs依賴性。另外，Ids在是將Vds為1V的情況下計算的，場效應遷移率μ是在Vds為0.1V的情況下計算的。這里，圖28A示出柵極絕緣膜的厚度為15nm的情況，圖28B示出厚度為10nm的情況，圖28C示出厚度為5nm的情況。圖28A至28C示出：隨著柵極絕緣膜變薄，斷開狀態（這里指Vgs為-3V至0V的范圍）的漏電流Ids降低，而場效應遷移率μ的峰值和導通狀態（這里指Vgs為0V至3V的范圍）的漏電流Ids沒有明顯的變化。由圖28A至28C可知Vgs為1V左右時Ids超過作為半導體裝置的存儲器等所需要的10μA。類似地對圖15C所示的晶體管進行計算。圖15C所示的晶體管與圖15B所示的晶體管的不同之處在于其具有包括高電阻區域507a及低電阻區域507b的氧化物半導體膜507。具體地，圖15C所示的晶體管的氧化物半導體膜507的與側壁絕緣膜524重疊的區域屬于高電阻區域507a。即，該晶體管的偏置區(offsetregion)的寬度為側壁絕緣膜524的寬度。另外，偏置區的寬度也稱為偏置長(offsetlength)（Loff）（參照圖15A）。另外，為了方便起見將Loff的左右設定為相同寬度。圖29A至29C示出圖15C所示的晶體管的Loff為5nm時的漏電流Ids（實線）及場效應遷移率μ（虛線）的Vgs依賴性。另外，Ids是在將Vds為1V的情況下計算的，場效應遷移率μ是在Vds為0.1V的情況下計算的。這里，圖29A示出柵極絕緣膜的厚度為15nm的情況，圖29B示出厚度為10nm的情況，圖29C示出厚度為5nm的情況。另外，圖30A至30C示出根據圖15C所示的晶體管的結構的Loff為15nm時的晶體管的漏電流Ids（實線）及場效應遷移率μ（虛線）的Vgs依賴性。另外，Ids是在將Vds為1V的情況下計算的，場效應遷移率μ是在Vds為0.1V的情況下計算的。這里，圖30A示出柵極絕緣膜的厚度為15nm的情況，圖30B示出厚度為10nm的情況，圖30C示出厚度為5nm的情況。根據圖29A至圖30C所示的計算結果可知：其與圖28A至28C同樣都是隨著柵極絕緣膜變薄，斷開狀態（這里指Vgs為-3V至0V的范圍）的漏電流Ids降低，而場效應遷移率μ的峰值和導通狀態（這里指Vgs為0V至3V的范圍）的漏電流Ids沒有明顯的變化。另外，場效應遷移率μ的峰值在圖28A至28C中為80cm2/Vs左右，但是在圖29A至29C中為60cm2/Vs左右，而在圖30A至30C中為40cm2/Vs左右，由此可知場效應遷移率μ的峰值隨著Loff的增加而降低。此外，斷開狀態的Ids也具有同樣的傾向。另一方面，導通狀態的Ids隨著偏置長Loff的增加而減少，但是與斷開狀態的Ids的降低相比平緩得多。另外，由各計算結果可知Vgs為1V左右時Ids超過作為半導體裝置的存儲器等所需要的10μA。接著，對使用氧化物半導體的晶體管的電特性進行說明。圖31A和31B是示出制造的晶體管（樣品1及樣品2）的結構的俯視圖及截面圖。圖31A是晶體管的俯視圖。另外，圖31B是對應于圖31A的點劃線A-B的截面圖。圖31B所示的晶體管包括：襯底700；設置在襯底700上的基底絕緣膜702；設置在基底絕緣膜702上的氧化物半導體膜706；接觸于氧化物半導體膜706的一對電極716；設置在氧化物半導體膜706及一對電極716上的柵極絕緣膜712；以隔著柵極絕緣膜712與氧化物半導體膜706重疊的方式設置的柵電極704；以覆蓋柵極絕緣膜712及柵電極704的方式設置的層間絕緣膜718；通過設置在層間絕緣膜718中的開口部與一對電極716連接的布線722；以覆蓋層間絕緣膜718及布線722的方式設置的保護絕緣膜728。襯底700使用玻璃襯底，基底絕緣膜702使用氧化硅膜，氧化物半導體膜706使用In-Sn-Zn-O膜，一對電極716使用鎢膜，柵極絕緣膜712使用氧化硅膜，柵電極704使用氮化鉭膜與鎢膜的疊層結構，層間絕緣膜718使用氧氮化硅膜與聚酰亞胺膜的疊層結構，布線722使用以鈦膜、鋁膜、鈦膜順序形成的疊層結構，保護絕緣膜728使用聚酰亞胺膜。另外，在圖31A所示的結構的晶體管中，將柵電極704與一對電極716重疊的部分的寬度稱為Lov。類似地，將一對電極716的不與氧化物半導體膜706重疊的部分的寬度稱為dW。以下對圖31B所示的結構的晶體管（樣品1及樣品2）的制造方法進行說明。首先，在氬氣氛下對襯底700的表面進行等離子體處理。利用濺射裝置對襯底700一側施加200W（RF）的偏壓功率進行3分鐘等離子體處理。接著，在保持真空狀態的情況下，形成300nm厚的作為基底絕緣膜702的氧化硅膜。在氧氣氛下利用濺射裝置以1500W（RF）功率形成氧化硅膜。濺射靶材使用石英濺射靶材。另外，將成膜時的襯底加熱溫度設定為100℃。接著，對基底絕緣膜702的上表面進行CMP處理，以使其表面達到Ra＝0.2nm程度來對其進行平坦化。接著，形成15nm厚的作為氧化物半導體膜的In-Sn-Zn-O膜。In-Sn-Zn-O膜利用濺射裝置在氬：氧＝2：3[體積比]的混合氣氛下以100W（DC）功率形成。濺射靶材使用In：Sn：Zn＝1：1：1[原子數比]的In-Sn-Zn-O濺射靶材。另外，成膜時的襯底加熱溫度為200℃。接著，在650℃的溫度下僅對樣品2進行加熱處理。作為加熱處理，首先在氮氣氛下進行一個小時的加熱處理，然后在保持溫度的情況下，再在氧氣氛下進行一個小時的加熱處理。接著，通過光刻工序加工氧化物半導體膜來形成氧化物半導體膜706。接著，形成50nm厚的鎢膜。鎢膜利用濺射裝置在氬氣氛下以1000W（DC）功率形成。另外，成膜時的襯底加熱溫度為200℃。接著，通過光刻工序對鎢膜進行加工由此形成一對電極716。接著，形成作為柵極絕緣膜712的100nm厚的氧化硅膜。另外，氧化硅膜的相對介電常數為3.8。使用與基底絕緣膜702類似的方法形成作為柵極絕緣膜712的氧化硅膜。接著，依次形成15nm厚的氮化鉭膜和135nm厚的鎢膜。氮化鉭膜利用濺射裝置在氬：氮＝5：1的混合氣氛下以1000W（DC）功率形成。另外，成膜時不對襯底進行加熱。鎢膜利用濺射裝置在氬氣氛下以4000W（DC）功率形成。另外，成膜時的襯底加熱溫度為200℃。接著，通過光刻工序對氮化鉭膜及鎢膜進行加工來形成柵電極704。接著，形成300nm厚的成為層間絕緣膜718的氧氮化硅膜。成為層間絕緣膜718的氧氮化硅膜利用PCVD裝置在甲硅烷：一氧化二氮＝1：200的混合氣氛下以35W（RF）功率形成。另外，成膜時的襯底加熱溫度為325℃。接著，通過光刻工序對成為層間絕緣膜718的氧氮化硅膜進行加工。接著，形成1500nm厚的成為層間絕緣膜718的感光性聚酰亞胺。接著，使用在對成為層間絕緣膜718的氧氮化硅膜的光刻工序中使用的光掩模對成為層間絕緣膜718的感光性聚酰亞胺進行曝光，然后進行顯影，并通過進行使感光性聚酰亞胺膜固化的加熱處理形成包括氧氮化硅膜和感光性聚酰亞胺膜的層間絕緣膜718。加熱處理在氮氣氛下以300℃的溫度進行。接著，依次形成50nm厚的鈦膜、100nm厚的鋁膜及5nm厚的鈦膜。兩層鈦膜都利用濺射裝置在氬氣氛下以1000W（DC）功率形成。另外，成膜時不對襯底進行加熱。鋁膜利用濺射裝置在氬氣氛下以1000W（DC）功率形成。另外，成膜時不對襯底進行加熱。接著，通過光刻工序對鈦膜、鋁膜及鈦膜進行加工形成布線722。接著，形成1500nm厚的作為保護絕緣膜728的感光性聚酰亞胺膜。接著，使用在布線722的光刻工序中使用的光掩模對感光性聚酰亞胺膜進行曝光，然后進行顯影，由此在保護絕緣膜728中形成露出布線722的開口部。接著，進行使感光性聚酰亞胺膜固化的加熱處理。作為加熱處理，使用與對層間絕緣膜718所使用的感光性聚酰亞胺膜進行的加熱處理同樣的方法進行。通過上述工序制造圖31B所示的結構的晶體管。接著，對圖31B所示的結構的晶體管的電特性進行評價。測量圖31B所示的結構的晶體管的Vgs-Ids特性，圖32A示出樣品1的結果，圖32B示出樣品2的結果。另外，測量所使用的晶體管的溝道長度L為3μm、溝道寬度W為10μm、Lov的一側為3μm（總計6μm）、dw的一側為3μm（總計6μm）。另外，Vds為10V。另外，通過比較樣品1與樣品2可知：通過在形成氧化物半導體膜之后進行加熱處理，晶體管的場效應遷移率變高。發明人等認為這是由于通過加熱處理氧化物半導體膜中的雜質濃度得到降低的緣故。因此可知：通過在形成氧化物半導體膜之后進行加熱處理，氧化物半導體膜中的雜質濃度降低，可以使晶體管的場效應遷移率接近理想的場效應遷移率。如此，通過在形成氧化物半導體膜之后進行加熱處理，氧化物半導體膜中的雜質濃度降低，由此可以提高晶體管的場效應遷移率。接著，對樣品1及樣品2進行BT測試。以下對BT測試進行說明。首先，在襯底加熱溫度為25℃且Vds為10V的條件下進行晶體管的Vgs-Ids特性的測量。另外，Vds表示漏電壓（漏極與源極的電位差）。接著，將襯底加熱溫度設定為150℃并將Vds設定為0.1V。然后，以使施加到柵極絕緣膜的電場強度成為2MV/cm的方式將Vgs設定為20V，并保持該狀態一個小時。接著，將Vgs設定為0V。接著，在襯底加熱溫度為25℃且Vds為10V的條件下進行晶體管的Vgs-Ids測量。將該測試稱為正BT測試。類似地，首先在襯底加熱溫度為25℃且Vds為10V的條件下進行晶體管的Vgs-Ids特性的測量。接著，將襯底加熱溫度設定為150℃并將Vds設定為0.1V。然后，以使施加到柵極絕緣膜的電場強度成為-2MV/cm的方式將Vgs設定為-20V，并保持該狀態一個小時。接著，將Vgs設定為0V。接著，在襯底加熱溫度為25℃且Vds為10V的條件下進行晶體管的Vgs-Ids測量。將該測試稱為負BT測試。圖33A示出樣品1的正BT測試的結果，圖33B示出負BT測試的結果。另外，圖34A示出樣品2的正BT測試的結果，圖34B示出負BT測試的結果。另外，在附圖中為了便于觀察BT試驗前后的Vgs-Ids特性的變動使用箭頭標出。樣品1的因正BT測試及負BT測試而發生的閾值電壓變動分別為1.80V及-0.42V。另外，樣品2的因正BT測試及負BT測試而發生的閾值電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前后的閾值電壓變動都小，由此可知其是可靠性高的晶體管。接著，對樣品2的晶體管的襯底加熱溫度與電特性的關系進行評價。用于測量的晶體管的溝道長度L為3μm，溝道寬度W為10μm，Lov的一側為3μm（總計6μm），dW為0μm。另外，將Vds設定為10V。此外，在襯底加熱溫度為-40℃、-25℃、25℃、75℃、125℃及150℃下進行測量。另外，圖35A示出襯底加熱溫度與閾值電壓的關系，而圖35B示出襯底加熱溫度與場效應遷移率的關系。根據圖35A可知襯底加熱溫度越高閾值電壓越低。另外，其范圍為-40℃（0.38V）至150℃（-1.08V）。此外，根據圖35B可知襯底加熱溫度越高場效應遷移率越低。另外，其范圍為-40℃（37.4cm2/Vs）至150℃（33.4cm2/Vs）。由此，可知樣品2在上述溫度范圍內電特性變動較小。可知上面所示的晶體管具有高場效應遷移率并且可靠性高。類似地，對能夠用于本發明的一個方式的存儲元件的晶體管的溝道寬度中每1μm的斷態電流進行評價。與樣品2使用同樣的方法制造樣品。另外，測量所使用晶體管的L為3μm、W為10cm、Lov為2μm、dw為0μm。圖36示出晶體管的斷態電流與測量時的襯底加熱溫度（絕對溫度）的倒數的關系。在此，為了方便起見，橫軸表示測量時的襯底加熱溫度的倒數乘以1000而得到的數值（1000/T）。下面對晶體管的斷態電流的測量方法進行簡單的說明。這里為了方便起見將成為測量對象的晶體管稱為第一晶體管。第一晶體管的漏極與浮動柵極FG連接，浮動柵極FG與第二晶體管的柵極連接。首先，使第一晶體管處于斷開狀態，接著，對浮動柵極FG施加電荷。另外，第二晶體管被施加有固定的漏電壓。此時，浮動柵極FG的電荷通過第一晶體管漸漸泄漏。當浮動柵極FG的電荷脫離時，第二晶體管的源極電位發生變化?？梢愿鶕撛礃O電位隨時間的變化量估計從第一晶體管泄漏的電荷量，由此測量斷態電流。根據圖36可知，所制造的晶體管在測量時的襯底加熱溫度為85℃時的溝道寬度1μm中的斷態電流為2×10-21A/μm（2zA/μm）。由此可知所制造的晶體管的斷態電流極小。如上所述，通過使用具有c軸平行于氧化物半導體膜上表面的法向矢量的結晶區域的氧化物半導體膜，可以獲得具有高可靠性的晶體管。此外，可以獲得電特性優良的晶體管。本實施方式可以與其他實施方式所記載的結構適當地組合而實施。實施方式4在本實施方式中，說明使用實施方式3所示的晶體管來制造的液晶顯示裝置。注意，雖然在本實施方式中說明將根據本發明的一個方式的晶體管用于液晶顯示裝置的實例，但是不局限于此。例如，所屬技術領域的技術人員可以很容易想到將根據本發明的一個方式的晶體管用于EL（Electroluminescence：電致發光）顯示裝置。圖17示出主動矩陣驅動方式的液晶顯示裝置的電路圖。液晶顯示裝置具有源極線SL_1至源極線SL_a、柵極線GL_1至柵極線GL_b以及多個像素2200。像素2200具有晶體管2230、電容器2220以及液晶元件2210。液晶顯示裝置的像素部包含配置為矩陣的這種像素2200。注意，當僅表示源極線或者柵極線時，描述為源極線SL或者柵極線GL。作為晶體管2230，可以使用實施方式3所示的晶體管。通過使用根據本發明的一個方式的晶體管，可以獲得顯示質量高且可靠性高的顯示裝置。柵極線GL與晶體管2230的柵極連接，源極線SL與晶體管2230的源極連接，并且晶體管2230的漏極分別與電容器2220的一方的電容電極及液晶元件2210的一方的像素電極連接。電容器2220的另一方的電容電極及液晶元件2210的另一方的像素電極與公共電極連接。另外，公共電極可以使用與柵極線GL同一個層和同一材料形成。另外，柵極線GL與柵極驅動電路連接。柵極驅動電路可以包含實施方式3所示的晶體管。另外，源極線SL與源極驅動電路連接。源極驅動電路可以包含實施方式3所示的晶體管。另外，柵極驅動電路和源極驅動電路中的一方或雙方可以在另行形成的襯底上形成，并且利用COG（ChipOnGlass：玻璃覆晶封裝）法、引線接合法、TAB（TapeAutomatedBonding：帶式自動接合）法等的方法連接。此外，由于晶體管容易因靜電等而損壞，所以優選設置保護電路。保護電路優選使用非線性元件構成。當對柵極線GL施加晶體管2230的閾值電壓以上的電位時，從源極線SL供應的電荷成為晶體管2230的漏電流并作為電荷儲存在電容器2220中。在對一個行進行充電之后，該行中的晶體管2230都成為斷開狀態而不被施加來自源極線SL的電壓，但是通過儲存在電容器2220中的電荷可以維持所需要的電壓。然后，對下一行的電容器2220進行充電。如此，進行1行至b行的充電。由于晶體管2230是斷態電流小的晶體管，所以保持在電容器2220中的電荷不容易失去，并可以減小電容器2220的電容，所以可以降低充電所需要的耗電量。如上所述，通過使用根據本發明的一個方式的晶體管，可以獲得顯示質量高且可靠性高的液晶顯示裝置。本實施方式可以與其他實施方式適當地組合而實施。實施方式5在本實施方式中，對使用實施方式3所示的晶體管制造為半導體裝置的存儲器的實例進行說明。作為易失性存儲器的典型實例，可以舉出通過選擇構成存儲元件的晶體管對電容器儲存電荷來儲存信息的DRAM（DynamicRandomAccessMemory：動態隨機存取存儲器）、使用觸發器等電路保持存儲內容的SRAM（StaticRandomAccessMemory：靜態隨機存取存儲器）?？梢詫嵤┓绞?所示的晶體管用于包含在存儲器中的晶體管的一部分。例如，參照圖18A至18C對使用實施方式3所示的晶體管的存儲元件的實例進行說明。圖18A示出為存儲元件的存儲單元的截面圖。晶體管3340包括：襯底3100；設置在襯底3100上的基底絕緣膜3102；設置在基底絕緣膜3102周圍的保護膜3120；設置在基底絕緣膜3102及保護膜3120上的包括高電阻區域3106a及低電阻區域3106b的氧化物半導體膜3106；設置在氧化物半導體膜3106上的柵極絕緣膜3112；以隔著柵極絕緣膜3112與氧化物半導體膜3106重疊的方式設置的柵電極3104；接觸于柵電極3104的側面的側壁絕緣膜3124；至少接觸于氧化物半導體膜3106的一對電極3116。這里，襯底3100、基底絕緣膜3102、保護膜3120、氧化物半導體膜3106、柵極絕緣膜3112、柵電極3104、側壁絕緣膜3124及一對電極3116可以分別使用與襯底100、基底絕緣膜502、保護膜520、氧化物半導體膜506、柵極絕緣膜512、柵電極504、側壁絕緣膜524及一對電極516類似的方法及類似的材料形成。另外，晶體管3340包括覆蓋晶體管3340而設置的層間絕緣膜3328及設置在層間絕緣膜3328上的電極3326。包括一對電極3116中的一方、層間絕緣膜3328及電極3326的電容器3330。另外，雖然在附圖中示出平行平板型電容器，但是為了增大容量也可以使用疊層型或溝槽型的電容器。層間絕緣膜3328可以選擇與保護絕緣膜518類似的材料形成。另外，電極3326可以選擇與一對電極516類似的材料形成。并且，晶體管3340包括：覆蓋層間絕緣膜3328和電極3326而設置的層間絕緣膜3118；以及通過設置在層間絕緣膜3118及層間絕緣膜3328中的開口部與一對電極3116中的另一方連接的布線3122。另外，雖然未圖示，但是還可以包括以覆蓋層間絕緣膜3118及布線3122的方式設置的保護膜。通過設置該保護膜，可以降低由于層間絕緣膜3118的表面傳導而產生的微小泄漏電流，而可以降低晶體管的斷態電流。布線3122可以使用與布線522類似的方法及材料形成。圖18B是對應于圖18A所示的存儲單元的電路圖。存儲單元具有位線BL、字線WL、放大器SAmp、晶體管Tr及電容器C。另外，晶體管Tr相當于晶體管3340，電容器C相當于電容器3330。已知電容器所保持的電位根據晶體管Tr的斷態電流如圖18C所示那樣隨著時間逐漸地降低。當初從V0充電至V1的電位隨著時間的推移降低到讀出data1的極限的VA。將該期間稱為保持期間T_1。即，當使用2級存儲單元(two-levelmemorycell)時，需要在保持期間T_1中進行刷新工作。這里，通過使用晶體管3340作為晶體管Tr，由于可以使晶體管Tr斷態電流極小，所以可以延長保持期間T_1。即，由于可以加長刷新工作的間隔，由此可以降低存儲單元的耗電量。另外，由于晶體管Tr的可靠性高，由此可以獲得可靠性高的存儲單元。如實施方式3所示，當使用斷態電流為1×10-18A以下、1×10-21A以下或1×10-24A以下的晶體管構成存儲單元時，可以使刷新工作的間隔為數十秒至數十年。如上所述，利用根據本發明的一個方式的晶體管可以獲得可靠性高且耗電量小的存儲元件。接著，參照圖19A至19C對使用實施方式3所示的晶體管的存儲元件的其它的實例進行說明。圖19A示出為存儲元件的存儲單元的截面圖。晶體管3350包括：襯底3100；設置在襯底3100上的基底絕緣膜3382；設置在基底絕緣膜3382上的包括第一電阻區域3384a、第二電阻區域3384b及第三電阻區域3384c的半導體膜3384；設置在半導體膜3384上的柵極絕緣膜3386；以隔著柵極絕緣膜3386重疊于第一電阻區域3384a的方式設置的柵電極3392；接觸于柵電極3392的側面的側壁絕緣膜3394。在半導體膜3384中，按電阻從大到小排列依次為第一電阻區域3384a、第二電阻區域3384b、第三電阻區域3384c。另外，在第一電阻區域3384a中，當柵電極3392被施加晶體管3350的閾值電壓以上的電壓時形成有溝道。雖然沒有圖示，也可以設置與第三電阻區域3384c接觸的一對電極。作為晶體管3350，既可以采用使用氧化物半導體膜以外的半導體膜，例如，多晶硅膜、單晶硅膜、多晶鍺膜、單晶鍺膜等的包括第14族元素的半導體膜的晶體管，也可以采用使用實施方式3所示的氧化物半導體膜的晶體管。另外，以接觸于晶體管3350的方式設置有層間絕緣膜3396。另外，由于層間絕緣膜3396還是晶體管3340的形成面，因此盡量使層間絕緣膜3396的上表面平坦。具體地，優選層間絕緣膜3396的上表面的Ra為1nm以下，更優選為0.3nm以下，進一步優選為0.1nm以下。層間絕緣膜3396可以采用單層或疊層，優選接觸于氧化物半導體膜3106的層為通過加熱處理釋放氧的絕緣膜。層間絕緣膜3396上設置有晶體管3340。晶體管3340所具有的一對電極3116中的一方與晶體管3350所具有的柵電極3392連接。另外，電容器3330包含電極3326以及晶體管3340所具有的一對電極3116中的一方和層間絕緣膜3328。另外，雖然附圖中示出平行平板型的電容器，但是為了增大容量也可以使用疊層型或溝槽型的電容器。圖19B是對應于圖19A所示的存儲單元的電路圖。存儲單元具有：晶體管Tr_1；與晶體管Tr_1的柵極連接的柵極線GL_1；與晶體管Tr_1的源極連接的源極線SL_1；晶體管Tr_2；與晶體管Tr_2的源極連接的源極線SL_2；與晶體管Tr_2的漏極連接的漏極線DL_2；電容器C；與電容器C的一端連接的電容線CL；以及與電容器C的另一端、晶體管Tr_1的漏極及晶體管Tr_2的柵極連接的浮動柵極FG。另外，晶體管Tr_1相當于晶體管3340，晶體管Tr_2相當于晶體管3350，電容器C相當于電容器3330。另外，上述存儲元件利用根據浮動柵極FG的電位的電位晶體管Tr_2的表觀閾值（apparentthresholdvalue）的變化。例如，圖19C是說明電容布線CL的電位VCL與流過晶體管Tr_2的漏極電流Ids_2的關系的圖。這里，浮動柵極FG可以通過晶體管Tr_1調整電位。例如，將源極線SL_1的電位設定為VDD。此時，通過將柵極線GL_1的電位設定為大于或等于Tr_1的閾值電壓Vth加VDD所得的電位，可以將浮動柵極FG的電位設定為高（HIGH）。另外，通過將柵極線GL_1的電位設定為Tr_1的閾值電位Vth以下，可以將浮動柵極FG的電位設定為低（LOW）。由此，可以得到FG＝低時所示的VCL-Ids_2曲線或FG＝高時所示的VCL-Ids_2曲線。即，FG＝低時，VCL＝0V時漏極電流Ids_2較小，所以成為數據0；而在FG＝高時，VCL＝OV時漏極電流Ids_2較大，所以成為數據1。如此，可以存儲數據。這里，通過使用晶體管3340作為晶體管Tr_1，可以使該晶體管Tr_1的斷態電流極小，由此可以抑制儲存于圖19B所示的浮動柵極FG的電荷無意地通過晶體管Tr_1泄漏。因此可以長期保持數據。另外，由于晶體管Tr_1的場效應遷移率高，由此可以使存儲元件高速工作。如上所述，通過將根據本發明的一個方式的晶體管用于存儲元件的至少一部分，可以獲得可靠性高、耗電量小且能夠高速工作的半導體裝置。本實施方式可以與其他的實施方式組合使用。實施方式6可以將實施方式3所示的晶體管及實施方式5所示的半導體裝置至少用于CPU的一部分來形成CPU（CentralProcessingUnit：中央處理器）。圖20A是示出CPU的具體結構的框圖。圖20A所示的CPU在襯底1190上包括：算術邏輯單元（ALU:Arithmeticlogicunit）1191；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；寄存器1196；寄存器控制器1197；總線接口（總線I/F）1198；可改寫的ROM1199；以及ROM接口（ROMI/F）1189。作為襯底1190，使用半導體襯底、SOI襯底及玻璃襯底等。ROM1199和ROM接口1189可以設置在另一芯片上。當然，圖20A所示的CPU只是將其結構簡化而示出的一個實例，并且實際上的CPU根據其用途具有多種結構。通過總線接口1198輸入到CPU的指令輸入到指令解碼器1193且被進行解碼之后，輸入到ALU控制器1192、中斷控制器1194、寄存器控制器1197和時序控制器1195。根據被解碼的指令，ALU控制器1192、中斷控制器1194、寄存器控制器1197、時序控制器1195進行各種控制。具體地說，ALU控制器1192產生用來控制ALU1191的工作的信號。另外，當CPU在執行程序時，中斷控制器1194根據其優先度或屏蔽狀態而判斷來自外部的輸入/輸出裝置或外圍電路的中斷要求，且處理該要求。寄存器控制器1197產生寄存器1196的地址，并根據CPU的狀態進行從寄存器1196的讀出或對寄存器1196的寫入。另外，時序控制器1195產生控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及寄存器控制器1197的工作時序的信號。例如，時序控制器1195具備根據基準時鐘信號CLK1產生內部時鐘信號CLK2的內部時鐘產生部，將時鐘信號CLK2供應到上述各種電路。在圖20A所示的CPU中，在寄存器1196中設置有實施方式5的半導體裝置。在圖20A所示的CPU中，寄存器控制器1197根據來自ALU1191的指示，進行寄存器1196中的保持工作的選擇。也就是說，在寄存器1196所具有的半導體裝置中，選擇利用相轉換元件進行數據的保持還是利用電容器進行數據的保持。當利用相轉換元件進行數據的保持時，進行對寄存器1196中的半導體裝置的電源電壓的供應。當利用電容器進行數據保持時，進行對電容器的數據改寫，而可以停止對寄存器1196內的半導體裝置的電源電壓的供應。如圖20B或圖20C所示那樣，通過在半導體裝置群與被供應有電源電位VDD或電源電位VSS的節點之間設置開關元件，可以停止電源電壓的提供。以下說明圖20B及圖20C的電路。在圖20B及圖20C中示出存儲電路的結構的一個實例，其中控制對半導體裝置的電源電位的供應的開關元件包括將氧化物半導體用作活性層的晶體管。圖20B所示的存儲器裝置包括開關元件1141以及具有多個半導體裝置1142的半導體裝置群1143。具體地說，各半導體裝置1142可以使用實施方式5所示的半導體裝置。通過開關元件1141，高電平的電源電位VDD供應到半導體裝置群1143所具有的各半導體裝置1142。并且，信號IN的電位和低電平的電源電位VSS的電位供應到半導體裝置群1143所具有的各半導體裝置1142。在圖20B中，作為開關元件1141可以使用實施方式3所示的晶體管。該晶體管的開關受控于供應到其柵電極的信號SigA。此外，在圖20B中，示出開關元件1141只有一個晶體管的結構，但是不局限于此，也可以具有多個晶體管。當開關元件1141具有多個用作開關元件的晶體管時，既可以將上述多個晶體管并聯，又可以將上述多個晶體管串聯，還可以組合并聯和串聯。另外，圖20C示出存儲裝置的一個實例，其中通過開關元件1141低電平的電源電位VSS供應到半導體裝置群1143所具有的各半導體裝置1142。通過開關元件1141可以控制對半導體裝置群1143所具有的各半導體裝置1142的低電平的電源電位VSS的供應。在半導體裝置群與被施加電源電位VDD或電源電位VSS的節點之間設置開關元件，當暫時停止CPU的工作，停止電源電壓的供應時也可以保持數據，且可以降低耗電量。具體地說，例如，在個人計算機的使用者停止對鍵盤等輸入裝置輸入信息的期間中也可以停止CPU的工作，由此可以降低耗電量。另外，通過使用實施方式3所示的晶體管及實施方式5所示的半導體裝置，可以獲得低耗電量的能夠高速工作的CPU。在此，以CPU為例進行了說明，但是也可以應用于DSP（DigitalSignalProcessor：數字信號處理器）、定制LSI、FPGA(FieldProgrammableGateArray：現場可編程門陣列)等的LSI。本實施方式可以與其他的實施方式組合使用。實施方式7在本實施方式中對可以使用實施方式3至實施方式6所示的半導體裝置的電子設備的實例進行說明。圖21A是便攜式信息終端。該便攜式信息終端具有框體4300、按鈕4301、麥克風4302、顯示部4303、揚聲器4304以及照相機4305，并可以具有作為便攜式電話機的功能。圖21B是顯示器。該顯示器具有框體4310以及顯示部4311。圖21C是數字靜態照相機。該數字靜態照相機具有框體4320、按鈕4321、麥克風4322以及顯示部4323。通過使用根據本發明的一個方式的半導體裝置，可以提供質量良好的電子設備。本實施方式可以與其他實施方式適當地組合而實施。實施例1本實施例中使用XRD對氧化物半導體膜的結晶狀態進行評價。另外，在本實施例中，所有樣品的氧化物半導體膜都使用實施方式1所示的包含具有c軸平行于氧化物半導體上表面的法向矢量的結晶區域的氧化物半導體的濺射靶材，并利用實施方式2所示的成膜裝置通過濺射法進行成膜。首先，對由于成為基底的膜的平坦性的氧化物半導體膜的結晶性的不同進行評價。下面示出樣品的制造方法。作為樣品4，在硅片上利用濺射法形成300nm厚的氧化硅膜。氧化硅膜的上表面的Ra為0.9nm。作為樣品5，在硅片上利用濺射法形成300nm厚的氧化硅膜，并利用CMP處理對上表面進行平坦化。進行了平坦化處理的氧化硅膜的上表面的Ra為0.2nm。作為樣品6，在硅片上形成300nm厚的熱氧化膜。熱氧化膜的上表面的Ra為0.2nm。接著，在樣品4至樣品6上利用濺射法形成100nm厚的In-Ga-Zn-O化合物膜。另外，使用In：Ga：Zn＝1：1：1[原子數比]的In-Ga-Zn-O化合物濺射靶材，在功率為0.5kW（DC）、氧氣體為45sccm、壓力為0.4Pa、襯底加熱溫度為250℃的條件下進行成膜。圖37是示出樣品4至樣品6的XRD光譜的圖。XRD使用BrukerAXS公司制造的X線衍射裝置D8ADVANCE并利用Out-of-Plane法進行測量。根據圖37可知：與樣品4相比，樣品5及樣品6的2θ＝30°附近的表示結晶性的峰強度大。即，成為基底的膜的平坦性高，由此可知形成的氧化物半導體膜的結晶性高。接著，對由于成膜時的襯底加熱溫度的氧化物半導體膜的結晶性的不同進行評價。下面示出樣品的制造方法。各樣品通過在玻璃襯底上利用濺射法形成200nm厚的In-Ga-Zn-O化合物膜而形成。另外，使用In：Ga：Zn=1：1：1[原子數比]的In-Ga-Zn-O化合物濺射靶材，并在功率為5kW（DC），氬氣體為50sccm及氧氣體為50sccm，壓力為0.6Pa，襯底加熱溫度為室溫（樣品7）、120℃（樣品8）、150℃（樣品9）及170℃（樣品10）的條件下進行成膜。圖38是示出樣品7至樣品10的XRD光譜的圖。XRD使用BrukerAXS公司制造的X線衍射裝置D8ADVANCE并利用Out-of-Plane法進行測量。根據圖38可知：在2θ＝30°附近的表示結晶性的峰強度按由大到小的順序排列依次為樣品10、樣品9、樣品8、樣品7。即，成膜時的襯底加熱溫度高，由此可知形成的氧化物半導體膜的結晶性高。接著，對由于成膜時的氧氣體的比例的氧化物半導體膜的結晶性的不同進行評價。下面示出樣品的制造方法。各樣品通過在玻璃襯底上利用濺射法形成200nm厚的In-Ga-Zn-O化合物膜而形成。另外，使用In：Ga：Zn＝1：1：1[原子數比]的In-Ga-Zn-O化合物濺射靶材，并在功率為5kW（DC），氧氣體比例（氧氣體流量除以氧氣體流量及氬氣體流量的總合）為10％（樣品11）、20％（樣品12）、30％（樣品13）、50％（樣品14）、70％（樣品15）、100％（只使用氧、樣品16），壓力為0.6Pa，襯底加熱溫度為170℃的條件下形成。圖39是示出樣品11至樣品16的XRD光譜的圖?XRD使用BrukerAXS公司制造的X線衍射裝置D8ADVANCE并利用Out-of-Plane法進行測量?根據圖39可知：按樣品16、樣品15、樣品14、樣品13、樣品12、樣品11的順序表示結晶性的峰強度增大。即，成膜時的氧氣體的比例高，由此可知形成的氧化物半導體膜的結晶性高。通過本實施例可知：成為基底的膜的平坦性越高、成膜時的襯底加熱溫度越高、成膜時的氧氣體的比例越高，形成的氧化物半導體膜的結晶性越高。符號說明10成膜室10a成膜室10b成膜室10c成膜室11襯底供應室12裝載閉鎖室12a裝載閉鎖室12b裝載閉鎖室13傳送室14盒式接口15襯底加熱室20a成膜室20b成膜室22a裝載閉鎖室22b裝載閉鎖室25襯底加熱室32濺射靶材34靶材架54精制器58a低溫泵58b低溫泵58c渦輪分子泵58d低溫泵58e低溫泵58f低溫泵59真空泵59a真空泵59b真空泵59c真空泵60質量流量控制器62氣體加熱結構66低溫冷阱100襯底102基底絕緣膜104柵電極106氧化物半導體膜112柵極絕緣膜116一對電極204柵電極206氧化物半導體膜212柵極絕緣膜216一對電極304柵電極306氧化物半導體膜312柵極絕緣膜316一對電極318保護絕緣膜406氧化物半導體膜416一對電極418保護絕緣膜502基底絕緣膜504柵電極506氧化物半導體膜506a高電阻區域506b低電阻區域507氧化物半導體膜507a高電阻區域507b低電阻區域512柵極絕緣膜516一對電極518保護絕緣膜520保護膜522布線524側壁絕緣膜602基底絕緣膜604柵電極606氧化物半導體膜606a高電阻區域606b低電阻區域612柵極絕緣膜616一對電極618保護絕緣膜622布線700襯底702基底絕緣膜704柵電極706氧化物半導體膜712柵極絕緣膜716一對電極718層間絕緣膜722布線728保護絕緣膜1141開關元件1142半導體裝置1143半導體裝置群1189ROM接口1190襯底1191ALU1192ALU控制器1193指令解碼器1194中斷控制器1195時序控制器1196寄存器1197寄存器控制器1198總線接口1199ROM2200像素2210液晶元件2220電容器2230晶體管3100襯底3102基底絕緣膜3104柵電極3106氧化物半導體膜3106a高電阻區域3106b低電阻區域3112柵極絕緣膜3116一對電極3118層間絕緣膜3120保護膜3122布線3124側壁絕緣膜3326電極3328層間絕緣膜3330電容器3340晶體管3350晶體管3382基底絕緣膜3384半導體膜3384a第一電阻區域3384b第二電阻區域3384c第三電阻區域3386柵極絕緣膜3392柵電極3394側壁絕緣膜3396層間絕緣膜4300框體4301按鈕4302麥克風4303顯示部4304揚聲器4305照相機4310框體4311顯示部4320框體4321按鈕4322麥克風4323顯示部5001模具5002化合物粉末5012化合物膜5022化合物膜5032板狀化合物5042板狀化合物5101模具5102漿料5112化合物膜5122化合物膜5132板狀化合物。本申請基于2011年6月8日向日本專利局提交的日本專利申請第2011-128750號和2011年12月15日向日本專利局提交的日本專利申請第2011-274954號，通過參考將其整體引入本文中。