本發(fā)明屬于嵌入式信號處理領(lǐng)域，尤其涉及一種基于CPCIE和OpenVPX架構(gòu)的嵌入式信號處理系統(tǒng)。

背景技術(shù)：

在嵌入式信號處理領(lǐng)域，尤其是軍用雷達信號處理計算機，廣泛采用CPCIE架構(gòu)的加固計算機作為顯示控制和指揮平臺。CPCIE總線架構(gòu)以具有高帶寬、抗惡劣環(huán)境的特點，已全面替代原CPCI總線架構(gòu)，成為主流總線技術(shù)。但隨著軍用雷達系統(tǒng)對數(shù)據(jù)處理能力和實時處理性能的要求顯著提高，CPCIE架構(gòu)的計算機已不滿足日益提高的應(yīng)用需求；為了適應(yīng)數(shù)字技術(shù)的不斷發(fā)展，VITA協(xié)會于2002年提出了VITA46(VPX)標準，2007年該標準成為美國國家標準。VPX標準主要采用高速串行總線替代并行總線、采用包交換結(jié)構(gòu)替代了并行互聯(lián)結(jié)構(gòu)、選用新的連接器，增強了數(shù)據(jù)傳輸速率和可靠性、增強了系統(tǒng)供電能力和散熱能力。由于VITA46標準比較宏觀，各個廠家的VITA46產(chǎn)品基本上不可能互換和兼容，為了解決該問題，VITA協(xié)會推出了VITA65(OpenVPX)標準。2010年，VITA65標準成為美國國家標準。目前OpenVPX標準已得到廣泛應(yīng)用與認可；

獨立CPCIE架構(gòu)無法滿足嵌入式技術(shù)機日益增長的數(shù)據(jù)容量、通信帶寬和拓展性需求，OpenVPX架構(gòu)無法獨立實現(xiàn)嵌入式計算機的顯控功能。綜合CPCIE架構(gòu)和OpenVPX架構(gòu)的各自優(yōu)勢，集成兩種總線架構(gòu)，滿足嵌入式計算機的顯控功能和大數(shù)據(jù)高速率傳輸性能的需求，解決總線間互連交換的技術(shù)難題，研制一種基于CPCIE和OpenVPX架構(gòu)的計算機，意義重大。

技術(shù)實現(xiàn)要素：

有鑒于此，為了解決現(xiàn)有技術(shù)的不足，本發(fā)明提供了一種基于CPCIE和OpenVPX架構(gòu)的嵌入式信號處理系統(tǒng)，具有高帶寬、低時延的性能；且整個系統(tǒng)具備OpenVPX架構(gòu)的高帶寬高速率數(shù)據(jù)處理能力，同時可將數(shù)據(jù)處理結(jié)果傳輸至CPCIE架構(gòu)子系統(tǒng)，實現(xiàn)顯示功能。

為了實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下：

一種基于CPCIE和OpenVPX架構(gòu)的嵌入式信號處理系統(tǒng)，包括整機，所述整機設(shè)置有九個槽位、七個OpenVPX標準負載板卡和兩個CPCIE標準負載板卡；

其中，所述OpenVPX標準負載板卡包括一個VPX存儲模塊、一個VPX FPGA模塊、一個VPX交換模塊和四個相同的VPX DSP模塊分別為第一VPX DSP模塊、第二VPX DSP模塊、第三VPX DSP模塊和第四VPX DSP模塊；

所述CPCIE標準負載板卡包括一個PCIE主控模塊和一個PCIE綜顯模塊。

進一步，包括PCIE高速串行鏈路交換、SRIO高速串行鏈路交換、GbE高速串行鏈路交換以及PCIE與SRIO的橋接。

進一步，所述PCIE高速串行鏈路交換包括以下步驟：

1)PCIE數(shù)據(jù)通過所述PCIE主控模塊中的第一PCIE bridge傳輸至所述PCIE綜顯模塊中的第二CPU模塊，同時，PCIE數(shù)據(jù)通過所述PCIE主控模塊中的PCIE bridge傳輸至所述VPX交換模塊中的第五PCIE SWITCH；

2)PCIE數(shù)據(jù)先通過所述VPX FPGA模塊中的第六PCIE SWITCH傳輸至所述第一VPX DSP模塊中的第一PICE SWITCH,然后，PCIE數(shù)據(jù)從第一PICE SWITCH、第二PICE SWITCH、第三PICE SWITCH順次傳輸至第四PICE SWITCH，第四PICE SWITCH再將PCIE數(shù)據(jù)傳輸至所述VPX交換模塊中的第五PCIE SWITCH；

3)所述VPX交換模塊中的第五PCIE SWITCH轉(zhuǎn)發(fā)來自不同端口的PCIE數(shù)據(jù)，實現(xiàn)OpenVPX架構(gòu)的PCIE數(shù)據(jù)的全交換互連。

進一步，所述SRIO高速串行鏈路交換包括以下步驟：

1)SRIO數(shù)據(jù)通過所述VPX存儲模塊中的第五SRIO SWITCH傳輸至所述VPX交換模塊中的第六SRIO SWITCH；

2)SRIO數(shù)據(jù)通過所述VPX FPGA模塊中的第七SRIO SWITCH傳輸至所述VPX交換模塊中的第六SRIO SWITCH；

3)SRIO數(shù)據(jù)通過所述第一VPX DSP模塊中的第一SRIO SWITCH、所述第二VPX DSP模塊中的第二SRIO SWITCH、所述第三VPX DSP模塊中的第三SRIO SWITCH和所述第四VPX DSP模塊中的第四SRIO SWITCH分別傳輸至所述VPX交換模塊中的第六SRIO SWITCH；

4)所述VPX交換模塊中的第六SRIO SWITCH轉(zhuǎn)發(fā)來自不同端口的SRIO數(shù)據(jù)，實現(xiàn)OpenVPX架構(gòu)的SRIO數(shù)據(jù)的全交換互連。

進一步，所述GbE高速串行鏈路交換包括以下步驟：

1)GbE數(shù)據(jù)通過所述VPX存儲模塊中的第一FPGA傳輸至所述VPX交換模塊中的第五GbE SWITCH；

2)GbE數(shù)據(jù)通過所述第一VPX DSP模塊中的第一GbE SWITCH、所述第二VPX DSP模塊中的第二GbE SWITCH、所述第三VPX DSP模塊中的第三GbE SWITCH和所述第四VPX DSP模塊中的第四GbE SWITCH分別傳輸至所述VPX交換模塊中的第五GbE SWITCH；

3)GbE數(shù)據(jù)通過所述PCIE主控模塊中的GbE Module傳輸至VPX交換模塊中的第五GbE SWITCH；

4)所述VPX交換模塊中的第五GbE SWITCH轉(zhuǎn)發(fā)來自不同端口的GbE數(shù)據(jù)，實現(xiàn)OpenVPX架構(gòu)與CPCIE架構(gòu)的GbE數(shù)據(jù)的全交換互連。

進一步，所述PCIE與SRIO的橋接包括以下步驟：

1)所述VPX交換模塊中的第六SRIO SWITCH將SRIO數(shù)據(jù)傳輸至所述VPX交換模塊中的PCIE/SRIO bridge；

2)所述PCIE/SRIO bridge將SRIO數(shù)據(jù)轉(zhuǎn)換成PCIE數(shù)據(jù)傳輸至所述VPX交換模塊中的第五PCIE SWITCH；

3)通過所述PCIE高速串行鏈路交換和所述SRIO高速串行鏈路交換，實現(xiàn)了CPCIE架構(gòu)的主數(shù)據(jù)通道與OpenVPX的主數(shù)據(jù)通道的通信。

本發(fā)明的有益效果為：解決了目前CPCIE架構(gòu)嵌入式系統(tǒng)無法處理大數(shù)據(jù)高帶寬和可拓展性差的問題，利用OpenVPX架構(gòu)高速高帶寬和強靈活性的優(yōu)勢，通過VPX交換模塊實現(xiàn)CPCIE架構(gòu)與OpenVPX架構(gòu)的數(shù)據(jù)傳輸和控制，實現(xiàn)CPCIE架構(gòu)與OpenVPX架構(gòu)的集成互連，綜合實現(xiàn)CPCIE架構(gòu)的顯控功能與OpenVPX架構(gòu)的數(shù)據(jù)處理功能優(yōu)點。本發(fā)明涉及一套齊備的CPCIE和OpenVPX嵌入式系統(tǒng)，整機支持9個槽位，6個OpenVPX標準負載板卡，2個CPCIE標準負載板卡和定制化的VPX交換模塊，可根據(jù)不同應(yīng)用需求選配各負載模塊，具有集成度高、靈活性強、實時全交換，海量數(shù)據(jù)處理能力的特點，目前研制樣機已應(yīng)用到國防車載雷達數(shù)據(jù)處理的預(yù)研項目中。

附圖說明

圖1為本發(fā)明一種基于CPCIE和OpenVPX架構(gòu)的嵌入式信號處理系統(tǒng)的結(jié)構(gòu)示意圖；

其中，其中，1、VPX存儲模塊；101、第一FPGA模塊；102、SSD陣列；103、第五SRIO SWITCH；2、第一VPX DSP模塊；201、第一C6678模塊；202、第二C6678模塊；203、第一GbE SWITCH；204、第一PCIE SWITCH；205、第一SRIO SWITCH；3、第二VPX DSP模塊；301、第三C6678模塊；302、第四C6678模塊；303、第二GbE SWITCH；304、第二PCIE SWITCH；305、第二SRIO SWITCH；4、VPX交換模塊；401、第五PCIE SWITCH；402、PCIE/SRIO bridge；403、第六SRIO SWITCH；404、第五GbE SWITCH；5、PCIE主控模塊；501、第一PCIE bridge；502、第一CPU模塊；503、GbE Module；6、PCIE綜顯模塊；601、第二PCIE bridge；602、第一CPU模塊；603、視頻圖像模塊；7、VPX FPGA模塊；701、第七SRIO SWITCH；702、PCIE SWITCH；703、第二FPGA模塊；704、第三FPGA模塊；8、第三VPX DSP模塊；801、第五C6678模塊；802、第六C6678模塊；803、第三GbE SWITCH；804、第三PCIE SWITCH；805、第三SRIO SWITCH；9、第四VPX DSP模塊；901、第七C6678模塊；902、第八C6678模塊；903、第四GbE SWITCH；904、第四PCIE SWITCH；905、第四SRIO SWITCH。

具體實施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，下面結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應(yīng)當理解，此處所描述的具體實施例僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

如圖1所示，一種基于CPCIE和OpenVPX架構(gòu)的嵌入式信號處理系統(tǒng)，包括整機，整機設(shè)置有九個槽位、七個OpenVPX標準負載板卡，兩個CPCIE標準負載板卡；

其中，OpenVPX標準負載板卡包括一個VPX存儲模塊1、一個VPX FPGA模塊7、一個VPX交換模塊4和四個相同的VPX DSP模塊，分別為第一VPX DSP模塊2、第二VPX DSP模塊3、第三VPX DSP模塊8和第四VPX DSP模塊9。

CPCIE標準負載板卡包括一個PCIE主控模塊5、一個PCIE綜顯模塊6。

PCIE主控模塊5包括第一CPU模塊502、第一PCIE bridge501和GbE Module503,其中，第一CPU模塊502分別與第一PCIE bridge501和GbE Module503相連。

PCIE綜顯模塊6包括第二CPU模塊602、第二PCIE bridge601和視頻圖像模塊603，其中，第二CPU模塊602分別與第二PCIE bridge601和視頻圖像模塊603相連。

第一VPX DSP模塊2包括第一C6678模塊201、第二C6678模塊202、第一GbE SWITCH203、第一PCIE SWITCH204和第一SRIO SWITCH205，其中，第一C6678模塊201、第二C6678模塊202分別連接至第一GbE SWITCH203、第一PCIE SWITCH204和第一SRIO SWITCH205。

第二VPX DSP模塊3包括第三C6678模塊301、第四C6678模塊302、第二GbE SWITCH303、第二PCIE SWITCH304和第二SRIO SWITCH305，其中，第三C6678模塊301、第四C6678模塊302分別連接至第二GbE SWITCH303、第二PCIE SWITCH304和第二SRIO SWITCH305。

第三VPX DSP模塊8包括第五C6678模塊801、第六C6678模塊802、第三GbE SWITCH803、第三PCIE SWITCH804和第三SRIO SWITCH805，其中，第五C6678模塊801、第六C6678模塊802分別連接至第三GbE SWITCH803、第三PCIE SWITCH804和第三SRIO SWITCH805。

第四VPX DSP模塊9包括第七C6678模塊901、第八C6678模塊902、第四GbE SWITCH903、第四PCIE SWITCH904和第四SRIO SWITCH905，其中，第七C6678模塊901、第八C6678模塊902分別連接至第四GbE SWITCH903、第四PCIE SWITCH904和第四SRIO SWITCH905。

VPX存儲模塊1包括第一FPGA模塊101、SSD陣列102和第五SRIO SWITCH103，其中，SSD陣列102與第五SRIO SWITCH103分別連接至第一FPGA模塊101。

VPX FPGA模塊7包括第二FPGA模塊703、第三FPGA模塊704、第六PCIE SWITCH702、第七SRIO SWITCH701，其中，第二FPGA模塊703和第三FPGA模塊704分別連接至第六PCIE SWITCH702和第七SRIO SWITCH701。

VPX交換模塊4包括第五PCIE SWITCH401、PCIE/SRIO bridge402、第六SRIO SWITCH403、第五GbE SWITCH404，其中，第五PCIE SWITCH401通過PCIE/SRIO bridge402與第六SRIO SWITCH403互連。

一種基于CPCIE和OpenVPX架構(gòu)的嵌入式信號處理系統(tǒng)，其中，

PCIE高速串行鏈路交換包括以下步驟：

1)PCIE數(shù)據(jù)通過PCIE主控模塊5中的第一PCIE bridge501傳輸至PCIE綜顯模塊6中的第二CPU模塊602，同時，PCIE數(shù)據(jù)通過PCIE主控模塊5中的第一PCIE bridge501傳輸至VPX交換模塊4中的第五PCIE SWITCH401；

2)PCIE數(shù)據(jù)先通過VPX FPGA模塊7中的第六PCIE SWITCH702傳輸至第一VPX DSP模塊2中的第一PICE SWITCH204,然后，PCIE數(shù)據(jù)從第一PICE SWITCH204、第二PICE SWITCH304、第三PICE SWITCH804順次傳輸至第四PICE SWITCH904，第四PICE SWITCH904再將PCIE數(shù)據(jù)傳輸至VPX交換模塊4中的第五PCIE SWITCH401；

3)所述VPX交換模塊4中的第五PCIE SWITCH401轉(zhuǎn)發(fā)來自不同端口的PCIE數(shù)據(jù)，實現(xiàn)OpenVPX架構(gòu)的PCIE數(shù)據(jù)的全交換互連。

SRIO高速串行鏈路交換包括以下步驟：

1)SRIO數(shù)據(jù)通過VPX存儲模塊1中的第五SRIO SWITCH103傳輸至VPX交換模塊4中的第六SRIO SWITCH403；

2)SRIO數(shù)據(jù)通過VPX FPGA模塊7中的第七SRIO SWITCH701傳輸至VPX交換模塊4中的第六SRIO SWITCH403；

3)SRIO數(shù)據(jù)通第一VPX DSP模塊2中的第一SRIO SWITCH205、第二VPX DSP模塊3中的第二SRIO SWITCH305、第三VPX DSP模塊8中的第三SRIO SWITCH805和第四VPX DSP模塊9中的第四SRIO SWITCH905分別傳輸至VPX交換模塊4中的第六SRIO SWITCH403；

4)VPX交換模塊4中的第六SRIO SWITCH403轉(zhuǎn)發(fā)來自不同端口的SRIO數(shù)據(jù)，實現(xiàn)OpenVPX架構(gòu)的SRIO數(shù)據(jù)的全交換互連。

GbE高速串行鏈路交換包括以下步驟：

1)GbE數(shù)據(jù)通過VPX存儲模塊1中的第一FPGA101傳輸至VPX交換模塊4中的第五GbE SWITCH404；

2)GbE數(shù)據(jù)通過第一VPX DSP模塊2中的第一GbE SWITCH203、第二VPX DSP模塊3中的第二GbE SWITCH303、第三VPX DSP模塊8中的第三GbE SWITCH803和第四VPX DSP模塊9中的第四GbE SWITCH903分別傳輸至VPX交換模塊4中的第五GbE SWITCH404；

3)GbE數(shù)據(jù)通過PCIE主控模塊5中的GbE Module503傳輸至VPX交換模塊4中的第五GbE SWITCH404；

4)VPX交換模塊4中的第五GbE SWITCH404轉(zhuǎn)發(fā)來自不同端口的GbE數(shù)據(jù)，實現(xiàn)OpenVPX架構(gòu)與CPCIE架構(gòu)的GbE數(shù)據(jù)的全交換互連。

PCIE與SRIO的橋接包括以下步驟：

1)VPX交換模塊4中的第六SRIO SWITCH403將SRIO數(shù)據(jù)傳輸至VPX交換模塊4中的PCIE/SRIO bridge402；

2)PCIE/SRIO bridge402將SRIO數(shù)據(jù)轉(zhuǎn)換成PCIE數(shù)據(jù)傳輸至VPX交換模塊4中的第五PCIE SWITCH401；

3)通過PCIE高速串行鏈路交換和SRIO高速串行鏈路交換，實現(xiàn)了CPCIE架構(gòu)的主數(shù)據(jù)通道與OpenVPX的主數(shù)據(jù)通道的通信。

以上所述實施例僅表達了本發(fā)明的實施方式，其描述較為具體和詳細，但并不能因此而理解為對本發(fā)明專利范圍的限制。應(yīng)當指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進，這些都屬于本發(fā)明的保護范圍。因此，本發(fā)明專利的保護范圍應(yīng)以所附權(quán)利要求為準。