本發明涉及一種高精度電壓及電流基準電路，尤其涉及一種具有分段多階補償、可修調的高精度電壓及電流基準電路，屬于模擬集成電路技術領域。

背景技術：

帶隙基準電壓源是集成電路中必不可少的電路模塊。帶隙基準電壓多用于為系統內部其他電路模塊提供精準的電壓偏置，或者，由其轉化為高精度的電流，為電路模塊提供穩定的電流偏置，因此其被廣泛應用于模擬電路、數模混合電路、部分數字電路等電路系統中。隨微電子技術的發展及應用需求，電路中的基準源被要求對外界溫度的變化、工藝參數以及電源電壓具有較為不敏感的優良特性。因此，高精度、高電源抑制比的基準源具有較高的設計意義及應用需求。

如圖1所示為一般的帶隙基準電路結構圖，電路由三極管、電阻、晶體管及放大器組成。其中晶體管Ma、晶體管Mb及晶體管Mc具有相同的寬長比，組成電流鏡結構，使得流經三條支路的電流相同。由于運算放大器的反饋作用，其輸入端VIN及VIP電壓相同，三極管Qa與三級管Qb的并聯個數比為1：n，雙極型晶體管的基極-發射極電壓V_BE具有負溫度特性，而由于放大器的反饋電阻Ra兩端的壓差△V_BE＝V_T ln n具有正溫度系數，因此流過晶體管Ma-Mc的電流是一個和絕對溫度成正比的電流，即PTAT電流，將該電流流經電阻R_b，從而產生PTAT電壓，通過具有正負溫度系數電壓的疊加，在Vref端輸出的基準電壓為：

通過合理調節電阻R_a及電阻R_b的比值，能得到一個近似零溫度系數的帶隙電壓基準。

由傳統帶隙基準電路生成的帶隙電壓隨溫度的變化曲線如圖2所示。由圖可知，在低溫和高溫區域內，輸出電壓隨溫度變化較大，且在低溫區域隨溫度上升逐漸增大，在高溫度區域隨溫度上升呈下降趨勢。在整個溫度范圍內，輸出帶隙基準電壓整體偏差較大，并非理想的零溫度系數，

技術實現要素：

本發明的目的在于克服現有技術的上述不足，提供了一種分段多階補償的高精度電壓及電流基準電路，能夠在低溫度區域及高溫度區域產生不同溫度系數的補償電流，對傳統的帶隙電壓進行補償，從而得到隨溫度變化較小的基準電壓；并采用cascode結構，降低了電源波動對內部電路造成的影響，提高了電路電源抑制比，從而增強電路對電源波動的抑制；通過修調電路的設計，進一步保證了由工藝偏差造成的輸出電壓偏移；通過以上方法，得到高精度的電壓及電流基準。

本發明的上述目的主要是主要是通過如下技術方案予以實現的：

一種分段多階補償的高精度電壓及電流基準電路，其特征在于：包括基礎帶隙電路、低溫負溫度系數一階補償電路、高溫正溫度系數高階補償電路和穩壓修調電路，其中：

基礎帶隙電路：生成初級帶隙電壓；接收低溫負溫度系數一階補償電路發送的具有負溫度系數的補償電流和高溫正溫度系數高階補償電路發送的具有正溫度系數的補償電流；采用所述具有負溫度系數的補償電流對生成的初級帶隙電壓進行低溫補償，得到補償后的帶隙電壓，發送給穩壓修調電路；采用所述具有正溫度系數的補償電流對生成的初級帶隙電壓進行高溫補償，得到補償后的帶隙電壓，發送給穩壓修調電路；

低溫負溫度系數一階補償電路：在低溫度區域內產生具有負溫度系數的補償電流，發送給基礎帶隙電路；

高溫正溫度系數高階補償電路：在高溫度區域內產生具有正溫度系數的補償電流，發送給基礎帶隙電路；

穩壓修調電路：接收基礎帶隙電路發送的補償后的帶隙電壓，進行穩壓后，輸出偏置電壓和偏置電流。

在上述分段多階補償的高精度電壓及電流基準電路中，還包括修調邏輯電路，所述修調邏輯電路輸出4位控制碼，16種編碼組合，控制穩壓修調電路的配置電阻，降低輸出偏置電壓和偏置電流的偏差。

在上述分段多階補償的高精度電壓及電流基準電路中，所述基礎帶隙電路采用一階正負溫度系數疊加的方法生成初級帶隙電壓。

在上述分段多階補償的高精度電壓及電流基準電路中，所述基礎帶隙電路中進行低溫補償的低溫度區域的范圍為10℃以下；進行高溫補償的高溫度區域的范圍為90℃以上。

在上述分段多階補償的高精度電壓及電流基準電路中，所述基礎帶隙電路包括晶體管M1、晶體管M2、晶體管M3、晶體管M4、晶體管M5、晶體管M6、晶體管M7、晶體管M8、晶體管M9、晶體管M10、晶體管M11、晶體管M12、晶體管M13、晶體管M14、晶體管M15、晶體管M16、晶體管M17、電阻R1、電阻R2、PNP型三極管Q1、PNP型三極管Q2、PNP型三極管Q3、運算放大器AMP1及電容C1；

其中晶體管M1的漏端同時與電容C1、晶體管M2柵端、晶體管M3柵端連接，晶體管M1源端與地相連，晶體管M1柵端同時與晶體管M14晶體管M15柵端連接，電容C1的另一端連接至電源，晶體管M2漏端同時與晶體管M4a、晶體管M4a、晶體管M6、晶體管M7、晶體管M10、晶體管M16柵端及放大器AMP1輸出端相連，晶體管M2源端連接至地，晶體管M3漏端同時與晶體管M5a、晶體管M5b、晶體管M8、晶體管M9、晶體管M11、晶體管M17相連，晶體管M3源端接地，晶體管M4a源端與電源相連，漏端與晶體管M5a相連，晶體管M5漏端輸出偏置電流Ibias1，為放大器AMP1提供偏置電流，晶體管M4b源端與電源連接，漏端與晶體管M5b源端連接，晶體管M5b漏端輸出偏置電流Ibias2，為放大器AMP2提供偏置電流；

晶體管M6源端與電源相連，漏端與晶體管M8源端連接，晶體管M8漏端同時連接至放大器AMP1的反相輸入端VIN及PNP型三極管Q1的發射極，晶體管M7源端與電源連接，晶體管M7漏端與晶體管M9源端相連，晶體管M9漏端同時與反相器AMP1同相輸入端VIP及電阻R1一端連接，電阻R1的另一端連接至三極管Q2的發射極，三極管Q1基極、集電極以及三極管Q2基極、集電極同時與地相連接。

晶體管M10源極與電源連接，漏端與晶體M12的漏端及柵端、晶體管M13柵端相連，晶體管M12源端與晶體管M14的漏端及柵端、晶體管M15柵端相連，晶體管M14源端連接至地，晶體管M15源端接地，晶體管M15漏端與晶體管M13源端相連，晶體管M13的漏端同時連接至晶體管M11的柵端和漏端，晶體管M11源端連接至電源；

晶體管M16的源端連接至電源，其漏端與晶體管M17的源端相連，晶體管M17的漏端輸出信號Vref，并與電阻R2一端連接，電阻R2的另一端與三極管Q3發射極相連，三極管Q3基極及集電極同時與地相連。

在上述分段多階補償的高精度電壓及電流基準電路中，所述低溫負溫度系數一階補償電路包括晶體管M18、晶體管M19、晶體管M20、晶體管M21、晶體管M22、三極管Q4和電阻R3，其中晶體管M19、晶體管M20的柵極同時與來自基礎帶隙電路的偏置電壓v1相連，晶體管M21、晶體管M22的柵極與來自基礎帶隙電路的偏置電壓v2相連，晶體管M19、晶體管M20的源端均與電源相連，晶體管M19漏端與晶體管M21的源端相連接，晶體管M21漏端與晶體管M18的漏端連接，晶體管M18柵端連接至晶體管M22漏端，晶體管M18源端輸出高溫度端補償電流I_HC，晶體管M20漏端與晶體管M22源端連接，晶體管M22同時連接至晶體管M18的柵端及電阻R3一端，電阻R3的另一端連接至三極管Q4的發射極，三極管Q4柵極及集電極均連接至地。

在上述分段多階補償的高精度電壓及電流基準電路中，所述高溫正溫度系數高階補償電路包括晶體管M23、晶體管M24、晶體管M25、晶體管M26、晶體管M27、晶體管M28、晶體管M29、晶體管M30、晶體管M31、晶體管M32、晶體管M33、晶體管M34、晶體管M35、晶體管M36、晶體管M37、晶體管M38、三極管Q5、三極管Q6、電阻R4；

其中晶體管M33的柵極同時與來自基礎帶隙電路的偏置電壓v1相連，晶體管M34的柵極與來自基礎帶隙電路的偏置電壓v2相連，晶體管M23、晶體管M24、晶體管M27、晶體管M33、晶體管M35及晶體管M36的源端均與電源相連；

晶體管M23的柵端與晶體管M24的柵端、晶體管M24的漏端、晶體管M26的源端以及晶體管M27的柵端連接，晶體管M23的漏端與晶體管M25源端連接，晶體管M25柵端同時與晶體管M26的柵端、晶體管M26的漏端三極管Q6的集電極以及晶體管M28的柵端相連，晶體管M25漏端同時連接至三極管Q6的基極及三極管Q5的集電極，三極管Q5的基極與電阻R4一端相連，三極管Q5發射極連接至地，電阻R4的另一端與地相連，晶體管M27的漏端與晶體管M28的源端連接，晶體管M28的漏端同時連接晶體管M29的漏端、晶體管M29柵端以及晶體管M30的柵端，晶體管M29的源端同時與晶體管M31的柵端和漏端、晶體管M32的柵端相連，晶體管M31及晶體管M32的源端均連接至地，晶體管M32的漏端連接至晶體管M30的源端，晶體管M30的漏端同時連接至晶體管M34的漏端、晶體管M37的柵端及漏端、晶體管M38的柵端，晶體管M34的源端連接至晶體管M33的漏端，晶體管M37的源端與晶體管M35的柵端和漏端、晶體管M36的柵端相連，晶體管，晶體管M36的漏端連接至晶體管M38的源端，晶體管M38的漏端輸出低溫度區域的補償電流I_LC。

在上述分段多階補償的高精度電壓及電流基準電路中，所述穩壓修調電路包括晶體管M39、晶體管M40、晶體管M41、晶體管M42、晶體管M43、晶體管M44、晶體管M45、晶體管M46、晶體管M47、晶體管M48、晶體管M49、晶體管M50、晶體管M51、晶體管M52、電阻R5、電阻R6、電阻R7、電阻R8、電阻R9、放大器AMP2以及修調模塊Vref_TRIM；

其中放大器AMP2正相輸入端接經補償后的帶隙電壓Vref，反相輸入端接晶體管M42的源端及電阻R5的一端，輸出端接晶體管M42的柵端，晶體管M42漏端同時與晶體管M39、晶體管M40、晶體管M49、晶體管M51的柵端以及晶體管M41的漏端相連接，晶體管M39、晶體管M40、晶體管M48、晶體管M49、晶體管M51的源端均與電源相連，晶體管M39漏端連接至晶體管M41的源端，晶體管M41的柵端同時與晶體管M48的柵端及漏端、晶體管M50的柵端、晶體管M52的柵端、晶體管M44的漏端相連接，電阻R5的另一端連接至修調模塊Vref_TRIM，修調模塊Vref_TRIM由輸入信號TRIM<3:0>控制，其另一端與地相連，晶體管M40的漏端連接至晶體管M43的漏端及柵端、晶體管M44的柵端，晶體管M43的源端連接至晶體管M45的漏端及柵端、晶體管M46的柵端，晶體感M45及晶體管M46的源端同時與地相連，晶體管M46的漏端與晶體管M44的源端相連，晶體管M49漏端連接至晶體管M50的源端，晶體管M50的漏端輸出偏置電流I_bias，晶體管M51的漏端與晶體管M52的源端相連，晶體管M52漏端連接至電阻R6，并在該端輸出偏置電壓V_bias0，R6的另一端連接至電阻R7，并輸出偏置電壓V_bias1，電阻R7的另一端連接至電阻R8，并輸出偏置電壓V_bias2，電阻R8的另一端連接至電阻R9，并輸出偏置電壓V_bias3，電阻R9的另一端與地相連。

在上述分段多階補償的高精度電壓及電流基準電路中，所述修調模塊Vref_TRIM包括電阻R10、電阻R11、電阻R12、電阻R13、電阻R14、晶體管M53、晶體管M54、晶體管M55、晶體管M56，輸入信號TRIM<3>、TRIM<2>、TRIM<1>、TRIM<0>分別連接至晶體管M53、晶體管M54、晶體管M55、晶體管M56的柵端，晶體管M53的漏端連接至電阻R14及電阻R10的一端，電阻R14的另一端為該模塊輸出端，連接至電阻R5，晶體管M53的源端同時連接電阻R10的另一端、電阻R11以及晶體管M54的漏端，晶體管M54源端同時與電阻R11的另一端、電阻R12以及晶體管M55的漏端連接，晶體管M55的源端同時與電阻R12的另一端、電阻R13、以及晶體管M56的漏端連接，晶體管M56的源端連接至電阻R13的另一端，并連接至地。

在上述分段多階補償的高精度電壓及電流基準電路中，所述電阻R10、電阻R11、電阻R12、電阻R13的阻值比例為8：4：2：1。

在上述分段多階補償的高精度電壓及電流基準電路中，所述修調邏輯電路包括四個結構相同的Trim_pad模塊，分別為：Trim_pad3、Trim_pad2、Trim_pad1、Trim_pad0，反相器IVN1、反相器IVN2、反相器IVN3、反相器IVN4、反相器IVN5、反相器IVN6、反相器IVN7。

其中Trim_pad3的輸入端接BG_TRIM3，輸出端連接反相器INV1輸入端，反相器INV1輸出端輸出TRIM<3>信號，Trim_pad2的輸入端接BG_TRIM2，輸出端連接反相器INV2輸入端，反相器INV2輸出端連接反相器INV3輸入端，反相器INV3輸出端輸出TRIM<3>信號，Trim_pad1的輸入端接BG_TRIM1，輸出端連接反相器INV4輸入端，反相器INV4輸出端連接反相器INV5輸入端，反相器INV5輸出端輸出TRIM<1>信號，Trim_pad0的輸入端接BG_TRIM0，輸出端連接反相器INV6輸入端，反相器INV6輸出端連接反相器INV7輸入端，反相器INV7輸出端輸出TRIM<0>信號。

在上述分段多階補償的高精度電壓及電流基準電路中，所述修調邏輯電路中每個Trim_pad模塊均包括晶體管M57、晶體管M58、晶體管M59、晶體管M60、晶體管M61、晶體管M62、晶體管M63、晶體管M64、晶體管M65、電阻R14以及電阻R15；

其中輸入信號BG_TRIM同時連接至晶體管M57、晶體管M58、晶體管M59及晶體管M60的柵極，晶體管M57源端與電源連接，晶體管M57漏端同時連接至晶體管M58的源端及晶體管M61的源端，晶體管M61的漏端連接至地，晶體管M58的漏端同時與晶體管M59的漏端、晶體管M61的柵端、晶體管M62的柵端、晶體管M63的柵端、晶體管M64的柵端相連接，晶體管M59的源端連接至晶體管M62的源端及晶體管M60的漏端，晶體管M62的漏端連接至電源，晶體管M63的源端與電源連接，晶體管M63的漏端連接至晶體管M64的漏端及晶體管M65的柵端，晶體管M64的源端接地，晶體管M65的漏端接電阻R14及電阻R15的一端，并輸出TRIM_OUT信號，電阻R14的另一端接電源，電阻R15的另一端接地。

本發明與現有技術相比具有如下有益效果：

(1)、本發明電路針對目前片上帶隙電壓隨溫度變化、電壓波動、工藝偏差而偏移較大的問題，通過增加低溫負溫度系數一階補償電路、高溫正溫度系數高階補償電路、穩壓修調電路、修調邏輯電路及casode結構的使用，結合傳統的帶隙基準電路，設計出一種分段多階補償的高精度電壓及電流基準電路，能夠在較大溫度范圍內實現較小的輸出電壓偏移，抑制電壓波動在輸出端引起的變化，并能有效修正由工藝偏差導致的輸出基準電壓偏移。

(2)、本發明設計了低溫負溫度系數一階補償電路，利用三極管基級-發射極電壓V_BE的負溫度系數特性，通過將該電壓加在電阻兩端，產生隨溫度上升而逐漸下降的負溫度系數特性的電流，將該電流與由基礎帶隙電路鏡像而來的正溫度系數電流進行比較。在低溫區域內，低溫度系數電流高于正溫度系數電流，選取兩電流的差值作為低溫度段的補償電流，由于該補償電流具有近似一階的負溫度特性，能較好的補償基礎帶隙電路產生的帶隙電壓曲線中低溫度段的正溫度特性，從而降低了低溫度段帶隙電壓隨溫度的偏移，從而提高該溫度段的輸出精度。當隨溫度上升，上述具有正負溫度系數的兩電流值相等時，負溫度系數補償電流下降為零，從而，有效的降低了該補償對高溫度時電路的影響。

(3)、本發明設計了高溫正溫度系數高階補償電路，通過鏡像基礎帶隙電路中的正溫度系數電流，利用電阻將給電流轉化為具有正溫度系數的電壓，將該電壓與具有負溫度系數特性的三極管基級-發射極電壓V_BE相疊加，并為工作在飽和區或線性區的晶體管提供柵端電壓偏置，利用飽和區晶體管漏端電流與柵-源電壓的二次關系或線性區晶體管漏端電流與柵-源電壓的線性關系，得到高階正溫度特性的補償電流。當在低溫及常溫區域，由于V_BE電壓隨溫度升高而逐漸下降，正溫度系數電壓的上升幅度有限，因此該兩電壓疊加總和不足以達到開啟晶體管，因此在低溫及常溫區域，補償電流為零；當隨溫度上升，由正溫度系數電流帶來的電壓上升足夠大時，晶體管開啟，進入線性或飽和工作狀態，產生具有高階正溫度系數的補償電流，有效的補償基礎帶隙電路中，高溫端基準電壓隨溫度下降的缺陷，有效的提高了基準電壓的輸出精度。

(4)、本發明設計的穩壓及修調電路、修調邏輯電路，通過利用運算放大器的高增益及負反饋特性，使放大器輸出端所接射極跟隨器的源端電壓與放大器正相輸入端經補償后的帶隙電壓基本相同，由此隔離了帶隙電壓及偏置電壓及電流輸出電路，有效避免了外部負載對帶隙電壓的影響，提高了帶隙電壓在電路工作期間的穩定性；通過修調電路及修調邏輯電路的設計，根據工藝偏差所造成輸出偏移情況，針對性改變射極跟隨器源端對地電阻，進而達到對輸出偏置電壓的片上調節，進一步保證了芯片內部偏置電壓及偏置電流的精度。

附圖說明

圖1為傳統的帶隙電路結構的示意圖；

圖2為傳統的帶隙電路結構輸出波形示意圖；

圖3為本發明電路組成框圖；

圖4為本發明基礎帶隙電路結構的示意圖；

圖5為本發明補償電路結構的示意圖(包括低溫負溫度系數一階補償電路(102)和高溫正溫度系數高階補償電路(103))；

圖6為本發明穩壓修調電路結構的示意圖；

圖7為本發明修調邏輯電路結構的示意圖；

圖8為本發明修調邏輯電路中Trim_pad模塊電路結構的示意圖；

圖9為本發明補償后帶隙輸出帶隙電壓波形示意圖。

具體實施方式

下面結合附圖和具體實施例對本發明作進一步詳細的描述：

本發明提供了一種分段多階補償的高精度電壓及電流基準電路，是一種片上電路，用于產生高精度的電壓及電流基準，如圖3所示為本發明電路組成框圖，包括基礎帶隙電路101、低溫一階負溫度系數補償電路102、高溫高階正溫度系數補償電路103、穩壓修調電路104和修調邏輯電路105。

基礎帶隙電路101采用一階正負溫度系數疊加的方法生成一個溫度系數較差的初級帶隙電壓；接收低溫負溫度系數一階補償電路102發送的具有負溫度系數的補償電流和高溫正溫度系數高階補償電路103發送的具有正溫度系數的補償電流。

基礎帶隙電路101采用所述具有負溫度系數的補償電流對生成的初級帶隙電壓進行低溫補償，得到補償后的帶隙電壓，發送給穩壓修調電路104，補償后的帶隙電壓為低溫度段偏差減小的帶隙電壓，即低溫段的峰值電壓和最小電壓值的偏差減小。進行低溫補償的低溫度區域的范圍為10℃以下。補償后的帶隙電壓溫度漂移小，精度更高。

基礎帶隙電路101采用所述具有正溫度系數的補償電流對生成的初級帶隙電壓進行高溫補償，得到補償后的帶隙電壓，發送給穩壓修調電路104。補償后的帶隙電壓為高溫度段偏差減小的帶隙電壓，即高溫段的峰值電壓和最小電壓值的偏差減小。進行高溫補償的高溫度區域的范圍為90℃以上。補償后的帶隙電壓溫度漂移小，精度更高。

低溫負溫度系數一階補償電路102在低溫度區域內產生具有負溫度系數的補償電流，發送給基礎帶隙電路101，用于對初級帶隙電壓低溫區域的正溫度系數輸出曲線進行曲率補償；溫度區域的范圍為10℃以下。

高溫正溫度系數高階補償電路103在高溫度區域內產生具有正溫度系數的補償電流，發送給基礎帶隙電路101，對初級帶隙電壓高溫區域的負溫度系數出處曲線進行曲率補償；溫度區域的范圍為90℃以上。

穩壓修調電路104接收基礎帶隙電路101發送的補償后的帶隙電壓，進行穩壓后，輸出多組偏置電壓和偏置電流。

還包括修調邏輯電路105，該電路輸出4位控制碼，16種編碼組合，控制穩壓修調電路104的配置電阻，調整輸出偏置電壓及電流，降低輸出偏置電壓和偏置電流的偏差，消除流片過程中的工藝偏差導致的設計參數偏差，使其接近設計值。

如圖4所示為本發明基礎帶隙電路結構的示意圖，由圖可知本發明基礎帶隙電路101包括晶體管M1、晶體管M2、晶體管M3、晶體管M4、晶體管M5、晶體管M6、晶體管M7、晶體管M8、晶體管M9、晶體管M10、晶體管M11、晶體管M12、晶體管M13、晶體管M14、晶體管M15、晶體管M16、晶體管M17、電阻R1、電阻R2、PNP型三極管Q1、PNP型三極管Q2、PNP型三極管Q3、運算放大器AMP1及電容C1；

晶體管M1的漏端同時與電容C1、晶體管M2柵端、晶體管M3柵端連接，晶體管M1源端與地相連，晶體管M1柵端同時與晶體管M14晶體管M15柵端連接，電容C1的另一端連接至電源，晶體管M2漏端同時與晶體管M4a、晶體管M4a、晶體管M6、晶體管M7、晶體管M10、晶體管M16柵端及放大器AMP1輸出端相連，晶體管M2源端連接至地，晶體管M3漏端同時與晶體管M5a、晶體管M5b、晶體管M8、晶體管M9、晶體管M11、晶體管M17相連，晶體管M3源端接地，晶體管M4a源端與電源相連，漏端與晶體管M5a相連，晶體管M5漏端輸出偏置電流Ibias1，為放大器AMP1提供偏置電流，晶體管M4b源端與電源連接，漏端與晶體管M5b源端連接，晶體管M5b漏端輸出偏置電流Ibias2，為放大器AMP2提供偏置電流。

晶體管M6源端與電源相連，漏端與晶體管M8源端連接，晶體管M8漏端同時連接至放大器AMP1的反相輸入端VIN及PNP型三極管Q1的發射極，晶體管M7源端與電源連接，晶體管M7漏端與晶體管M9源端相連，晶體管M9漏端同時與反相器AMP1同相輸入端VIP及電阻R1一端連接，電阻R1的另一端連接至三極管Q2的發射極，三極管Q1基極、集電極以及三極管Q2基極、集電極同時與地相連接。

晶體管M10源極與電源連接，漏端與晶體M12的漏端及柵端、晶體管M13柵端相連，晶體管M12源端與晶體管M14的漏端及柵端、晶體管M15柵端相連，晶體管M14源端連接至地，晶體管M15源端接地，晶體管M15漏端與晶體管M13源端相連，晶體管M13的漏端同時連接至晶體管M11的柵端和漏端，晶體管M11源端連接至電源。

晶體管M16的源端連接至電源，其漏端與晶體管M17的源端相連，晶體管M17的漏端輸出信號Vref，并與電阻R2一端連接，電阻R2的另一端與三極管Q3發射極相連，三極管Q3基極及集電極同時與地相連。

如圖5所示為本發明補償電路結構的示意圖，包括低溫負溫度系數一階補償電路102和高溫正溫度系數高階補償電路103，其中虛線左邊為高溫正溫度系數高階補償電路103結構示意圖，虛線右邊為低溫負溫度系數一階補償電路102結構示意圖，由圖可知低溫負溫度系數一階補償電路102及高溫正溫度系數高階補償電路103包括晶體管M18、晶體管M19、晶體管M20、晶體管M21、晶體管M22、晶體管M23、晶體管M24、晶體管M25、晶體管M26、晶體管M27、晶體管M28、晶體管M29、晶體管M30、晶體管M31、晶體管M32、晶體管M33、晶體管M34、晶體管M35、晶體管M36、晶體管M37、晶體管M38、三極管Q4、三極管Q5、三極管Q6、電阻R3、電阻R4；

晶體管M19、晶體管M20、晶體管M33的柵極同時與來自基礎帶隙電路101的偏置電壓v1相連，晶體管M21、晶體管M22、晶體管M34的柵極與來自基礎帶隙電路101的偏置電壓v2相連，晶體管M19、晶體管M20、晶體管M23、晶體管M24、晶體管M27、晶體管M33、晶體管M35及晶體管M36的源端均與電源相連，晶體管M19漏端與晶體管M21的源端相連接，晶體管M21漏端與晶體管M18的漏端連接，晶體管M18柵端連接至晶體管M22漏端，晶體管M18源端輸出高溫度端補償電流I_HC，晶體管M20漏端與晶體管M22源端連接，晶體管M22同時連接至晶體管M18的柵端及電阻R3一端，電阻R3的另一端連接至三極管Q4的發射極，三極管Q4柵極及集電極均連接至地。

晶體管M23的柵端與晶體管M24的柵端、晶體管M24的漏端、晶體管M26的源端以及晶體管M27的柵端連接，晶體管M23的漏端與晶體管M25源端連接，晶體管M25柵端同時與晶體管M26的柵端、晶體管M26的漏端三極管Q6的集電極以及晶體管M28的柵端相連，晶體管M25漏端同時連接至三極管Q6的基極及三極管Q5的集電極，三極管Q5的基極與電阻R4一端相連，三極管Q5發射極連接至地，電阻R4的另一端與地相連，晶體管M27的漏端與晶體管M28的源端連接，晶體管M28的漏端同時連接晶體管M29的漏端、晶體管M29柵端以及晶體管M30的柵端，晶體管M29的源端同時與晶體管M31的柵端和漏端、晶體管M32的柵端相連，晶體管M31及晶體管M32的源端均連接至地，晶體管M32的漏端連接至晶體管M30的源端，晶體管M30的漏端同時連接至晶體管M34的漏端、晶體管M37的柵端及漏端、晶體管M38的柵端，晶體管M34的源端連接至晶體管M33的漏端，晶體管M37的源端與晶體管M35的柵端和漏端、晶體管M36的柵端相連，晶體管，晶體管M36的漏端連接至晶體管M38的源端，晶體管M38的漏端輸出低溫度區域的補償電流I_LC。

如圖6所示為本發明穩壓修調電路結構的示意圖，由圖可知穩壓修調電路103包括晶體管M39、晶體管M40、晶體管M41、晶體管M42、晶體管M43、晶體管M44、晶體管M45、晶體管M46、晶體管M47、晶體管M48、晶體管M49、晶體管M50、晶體管M51、晶體管M52、電阻R5、電阻R6、電阻R7、電阻R8、電阻R9、放大器AMP2以及修調模塊Vref_TRIM。其中修調模塊Vref_TRIM包括電阻R10、電阻R11、電阻R12、電阻R13、電阻R14、晶體管M53、晶體管M54、晶體管M55、晶體管M56。

放大器AMP2正相輸入端接經補償后的帶隙電壓Vref，反相輸入端接晶體管M42的源端及電阻R5的一端，輸出端接晶體管M42的柵端，晶體管M42漏端同時與晶體管M39、晶體管M40、晶體管M49、晶體管M51的柵端以及晶體管M41的漏端相連接，晶體管M39、晶體管M40、晶體管M48、晶體管M49、晶體管M51的源端均與電源相連，晶體管M39漏端連接至晶體管M41的源端，晶體管M41的柵端同時與晶體管M48的柵端及漏端、晶體管M50的柵端、晶體管M52的柵端、晶體管M44的漏端相連接，電阻R5的另一端連接至修調模塊Vref_TRIM，修調模塊Vref_TRIM由輸入信號TRIM<3:0>控制，其另一端與地相連，晶體管M40的漏端連接至晶體管M43的漏端及柵端、晶體管M44的柵端，晶體管M43的源端連接至晶體管M45的漏端及柵端、晶體管M46的柵端，晶體感M45及晶體管M46的源端同時與地相連，晶體管M46的漏端與晶體管M44的源端相連，晶體管M49漏端連接至晶體管M50的源端，晶體管M50的漏端輸出偏置電流I_bias，晶體管M51的漏端與晶體管M52的源端相連，晶體管M52漏端連接至電阻R6，并在該端輸出偏置電壓V_bias0，R6的另一端連接至電阻R7，并輸出偏置電壓V_bias1，R7的另一端連接至電阻R8，并輸出偏置電壓V_bias2，R8的另一端連接至電阻R9，并輸出偏置電壓V_bias3，電阻R9的另一端與地相連。

在修調電路模塊Vref_TRIM中，輸入信號TRIM<3>、TRIM<2>、TRIM<1>、TRIM<0>分別連接至晶體管M53、晶體管M54、晶體管M55、晶體管M56的柵端，晶體管M53的漏端連接至電阻R14及電阻R10的一端，電阻R14的另一端為該模塊輸出端，連接至電阻R5，晶體管M53的源端同時連接電阻R10的另一端、電阻R11以及晶體管M54的漏端，晶體管M54源端同時與電阻R11的另一端、電阻R12以及晶體管M55的漏端連接，晶體管M55的源端同時與電阻R12的另一端、電阻R13、以及晶體管M56的漏端連接，晶體管M56的源端連接至電阻R13的另一端，并連接至地。本發明實施例中電阻R10、電阻R11、電阻R12、電阻R13的阻值比例為8：4：2：1。

如圖7所示為本發明修調邏輯電路結構的示意圖，修調邏輯電路105包括四個結構相同的Trim_pad模塊，分別為：Trim_pad3、Trim_pad2、Trim_pad1、Trim_pad0，反相器IVN1、反相器IVN2、反相器IVN3、反相器IVN4、反相器IVN5、反相器IVN6、反相器IVN7。

Trim_pad3的輸入端接BG_TRIM3，輸出端連接反相器INV1輸入端，反相器INV1輸出端輸出TRIM<3>信號，Trim_pad2的輸入端接BG_TRIM2，輸出端連接反相器INV2輸入端，反相器INV2輸出端連接反相器INV3輸入端，反相器INV3輸出端輸出TRIM<3>信號，Trim_pad1的輸入端接BG_TRIM1，輸出端連接反相器INV4輸入端，反相器INV4輸出端連接反相器INV5輸入端，反相器INV5輸出端輸出TRIM<1>信號，Trim_pad0的輸入端接BG_TRIM0，輸出端連接反相器INV6輸入端，反相器INV6輸出端連接反相器INV7輸入端，反相器INV7輸出端輸出TRIM<0>信號。

如圖8所示為本發明修調邏輯電路中Trim_pad模塊電路結構的示意圖，修調邏輯電路105中Trim_pad模塊采用相同結構，每個Trim_pad模塊包括晶體管M57、晶體管M58、晶體管M59、晶體管M60、晶體管M61、晶體管M62、晶體管M63、晶體管M64、晶體管M65、電阻R14以及電阻R15。

輸入信號BG_TRIM同時連接至晶體管M57、晶體管M58、晶體管M59及晶體管M60的柵極，晶體管M57源端與電源連接，晶體管M57漏端同時連接至晶體管M58的源端及晶體管M61的源端，晶體管M61的漏端連接至地，晶體管M58的漏端同時與晶體管M59的漏端、晶體管M61的柵端、晶體管M62的柵端、晶體管M63的柵端、晶體管M64的柵端相連接，晶體管M59的源端連接至晶體管M62的源端及晶體管M60的漏端，晶體管M62的漏端連接至電源，晶體管M63的源端與電源連接，晶體管M63的漏端連接至晶體管M64的漏端及晶體管M65的柵端，晶體管M64的源端接地，晶體管M65的漏端接電阻R14及電阻R15的一端，并輸出TRIM_OUT信號，電阻R14的另一端接電源，電阻R15的另一端接地。

如圖9所示為本發明補償后帶隙輸出帶隙電壓波形示意圖，采用本發明設計實現的一種分段多階補償的高精度電壓及電流基準源電路中，補償后的帶隙基準電壓，由圖可至其隨溫度變化的偏差具有較好的改善。

以上所述，僅為本發明最佳的具體實施方式，但本發明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發明揭露的技術范圍內，可輕易想到的變化或替換，都應涵蓋在本發明的保護范圍之內。

本發明說明書中未作詳細描述的內容屬于本領域專業技術人員的公知技術。