一種提取電路寄生參數的方法
【專利摘要】本發明涉及一種提取電路寄生參數的方法，其包括：建立芯片級集成電路的三維模型；對該三維模型進行邏輯操作并設置該三維模型中的層參量；設置電流流入/流出位置，編輯運行條件和監視進度，使得三維模型建立和芯片電路寄生參數提取自動化；開始仿真該芯片電路，并提取相應的芯片電路寄生參數。將計算所得的寄生參數，反饋到集成電路設計過程，可以更加準確地估計該芯片電路的延時，從而避免實際延時與預計延時相差較大的情況。確保芯片的工作頻率能夠達到額定運行狀態，并且該芯片能夠正常工作。
【專利說明】一種提取電路寄生參數的方法

【技術領域】
[0001]本發明涉及分析芯片級集成電路的【技術領域】，特別是涉及一種頻率在5GHz以下、精度要求高并且包含電感參量的芯片級集成電路的寄生參數提取方法。

【背景技術】
[0002]隨著集成電路工藝節點的不斷縮小，器件結構也推陳出新，集成電路設計中的寄生效應除了對芯片的信號完整性，可靠性造成影響外，對信號時序、噪音和功耗方面的影響也不斷增大。因此，在進行寄生參數提取時，提取參數要求得精度越來越高。相比于傳統
2.5維幾何圖形提取的方法，利用場求解器直接對3維電路結構進行全波電磁場仿真，求解出的寄生參數精度更高。但當電路規模較大時，全波場求解花費的時間成本也是相當高的。因此，對提取精度和提取時間的兩方面折衷后，采用Q3D extractor對3維電路結構的電場和磁場分別建立方程求解的準靜態電磁場仿真提取寄生參數的方法，既能提高提取精度，也使仿真時間不至于過長。另外，采用分布式計算，超級計算機等技術也大大提高了其運算能力和速度，使得追求更高的精度成為可能。
[0003]中國專利申請CN 103164572 A公開了一種用于集成電路互連線寄生電容的建模方法。所述的建模方法為:針對一個給定互連線結構，用有限元法求其寄生電容的一階、二階敏感度，建立對應的二階寄生電容基礎表達式，并用所述表達式計算設計尺寸參數有效范圍內若干計算點的寄生電容初值，再用有限元場求解器直接算出這些計算點的寄生電容值，把相同點的這兩個電容值相減，得到一系列誤差值，用這些誤差值擬合出一個誤差修正表達式，把此誤差修正表達式疊加到之前得到的二階寄生電容基礎表達式上，最終得到所述互連線結構更為精確的寄生電容表達式。然而，此發明的建模方法所針對的對象是集成電路中的任一互連線結構，然后通過有限元場求解器計算若干計算點之間的寄生電容，即經過正交驗證后的計算點之間的寄生電容，各個元器件之間以及各互連線之間的連接所造成的寄生參數誤差通過修正誤差來避免，由此得到的寄生電容表達式的誤差將取決于修正誤差的精度；另外，此發明只能夠應用于提取寄生電容的情況，各元器件之間的派生電感以及集成電路的寄生電感則不能通過此方法所得的計算公式來確定。


【發明內容】

[0004]本發明的目的在于提供一種在較短的時間內提取更高精度的芯片級寄生參數的方法。具體地，本發明可以通過建立一套適用于Q3D接口的Python腳本，可針對不同工藝、不同結構的集成電路物理設計提取寄生參數，可操作性和可重復性強。
[0005]本發明的目的可以通過一種提取電路寄生參數的方法來實現，具體包括以下步驟:
[0006](I)根據芯片電路的物理設計，讀取該芯片電路的二維版圖；
[0007](2)根據該二維版圖以及該電路的高度和/或厚度信息，建立相對應的芯片電路的三維模型，其中該芯片電路的各元器件在該三維模型中表示為若干不同的層；
[0008](3)對該三維模型執行邏輯操作并賦予屬性參量；
[0009](4)根據該物理設計，設置該三維模型的電流流入/流出位置；
[0010](5)啟動場求解器，仿真該芯片電路的運行情況，并提取該芯片電路的寄生參數。
[0011]在一實施例中，步驟(3)中的該邏輯操作包括平移該層、擴展該層、邏輯相交/相減該層的重疊部分、以及合并同類型的該層。
[0012]在一實施例中，步驟(3)中的該邏輯操作包括根據該物理設計，在該三維模型中添加相對應的介質層和鈍化層。
[0013]在一實施例中，步驟(3)中的該屬性參量根據該芯片電路的導體材質進行賦值。
[0014]在一實施例中，步驟(4)中的該電流流入/流出位置為該芯片電路的輸入/輸出引線。
[0015]在一實施例中，步驟(5)中的該寄生參數包括電容矩陣、所測導體的電感、電阻，所述寄生參數構成等效電路模型。
[0016]在一實施例中，該方法進一步包括:設置仿真模擬過程的運行條件和監視進度，該芯片電路根據該運行條件自動建立相應的三維模型并開始仿真模擬過程，根據該監視進度檢查所述仿真模擬過程是否存在錯誤；若該仿真模擬過程發生錯誤時，該場求解器自動發出錯誤警報，并輸出當前計算結果和錯誤位置。

【專利附圖】

【附圖說明】
[0017]圖1是根據本發明實施例的方法流程圖。

【具體實施方式】
[0018]下面將結合附圖以及具體實施方法來詳細說明本發明，在本發明的示意性實施及說明用來解釋本發明，但并不作為對本發明的限定。
[0019]如圖1所示，在步驟I中，使用者可以根據芯片級集成電路的具體物理設計，讀取該芯片電路的二維版圖文件。在本實施例中，由于GDS文件是集成電路版圖設計中最常用的用語言描述圖形數據的文件格式，因此GDS文件作為標準單元模型而被讀取。其中，標準單元是指IC半定制設計中的已經經過驗證的邏輯單元電路，例如與非門電路、加法器電路等。更復雜的芯片級集成電路則可采用不同的標準單元搭建而成，在設計芯片級集成電路的版圖時，可以通過合理組合標準單元的GDS，從而得到所需的芯片電路二維版圖GDS文件。另外，GDS文件還可以包括該芯片級集成電路的不同掩膜層的二維版圖信息。
[0020]在步驟2中，使用者可根據芯片電路的高度和/或厚度信息，在各個二維版圖GDS文件的基礎上，建立相對應的芯片電路的三維模型。在本實施例中，可以將芯片電路的高度和/或厚度信息制作成Layer mapping, tech文件,其中該高度和/或厚度信息在該Layermapping, tech文件中表示為相對應的層高度和/或厚度,然后Layer mapping, tech文件與⑶S文件一起導入場求解器中，即可得到芯片電路的初步三維模型。
[0021]在本實施例中,選用Q3D Extractor作為有限元場求解器,其屬于準靜態的電磁場仿真軟件，即其仿真結果只在特定的頻率范圍內是準確的，其中有限元法是其中一種常用的計算Maxwell方程組數值的方法；另外，本發明在提取電路寄生參數時，還會對Maxwell方程組進行簡化處理。因此，可以確定在本實施例中Q3D的適用頻率上限為5GHz。當一并導Λ⑶S文件和Layer mapping, tech文件時,首先導入⑶S文件，然后根據Layer mapping,tech文件的文本信息,有條件地將關聯變量從Layer mapping, tech文件傳遞到⑶S文件，從而得到芯片電路的初步三維模型。
[0022]上述初步三維模型并不包括芯片電路的介質層和鈍化層等。在步驟3中，可以使用場求解器Q3D添加相對應的介質層和鈍化層等。
[0023]通過這種設置，可以得到更接近實際的芯片電路結構的三維模型，使得在后續的仿真步驟中，當芯片電路處于運行狀態時，Q3D可以利用仿真度高的三維模型計算得出更精確的電路寄生參數。
[0024]由于上述初步三維模型是基于⑶S 二維版圖文件和Layer mapping, tech文件中的高度和/或厚度信息簡單形成的三維模型，在該三維模型中，芯片電路中的一部分元器件可能會產生失真、干涉、相離等現象。當三維模型存在錯誤時，場求解器Q3D不能進行仿真。在步驟4中，使用者可以使用Q3D對該三維模型中的各個層進行邏輯操作，例如:當元器件的尺寸與設計要求不符時，可以擴展該層；當元器件之間發生相離時，可以平移該層；當元器件之間發生干涉時，可以根據實際情況，對發生干涉的元器件執行相交/相減操作；當緊貼的或發生干涉的元器件是同類型元器件時，可以根據實際情況合并同類型元器件。
[0025]在步驟5中，可以使用場求解器Q3D為導體層設置材質參量。考慮到不同的導體材質具有不同的導電率，在計算電路寄生參數時，導電層的導電率是非常重要的參量。利用Q3D建立芯片電路的三維模型時，可以對該三維模型中的各個層賦值，即為各個層設置相對應的導體材質。
[0026]在步驟6中，根據該芯片電路的物理設計，可以定義電流流入位置和電流流出位置。該芯片電路可包括一個或多個輸入/輸出引線。這意味著，該芯片電路可能具有至少一種有效電連接方式，并且當該芯片電路以不同的電連接方式進行連接時，電流流經其內部的電路結構也會不同，也就是說，該芯片電路以不同的電連接方式連接到電源時，其所起的等效電阻作用及其內部衍生的寄生參數也會不同。因此，在進行仿真模擬之前，有必要定義電流流入位置和電流流出位置。一般地，可以根據實際的電連接方式，將電流流入位置設置為source,電流流出位置為sink。
[0027]在步驟7中，啟動場求解器Q3D，仿真該芯片電路的運行情況，并提取該芯片電路的寄生參數。在仿真過程中，仿真該三維模型可模擬得到該芯片電路的正常運行狀態，其中模擬的運行條件和監視進度可以通過程序，例如python程序語言腳本，進行設置和/或限定。另外，還可以使用python,實現芯片電路二維|旲型建立和芯片電路寄生參數提取的自動化。
[0028]在一實施例中，首先將source和sink的位置輸入到python程序腳本，同時在該python程序腳本中編輯電源、頻率、監視進度如運行時間、計算精度、迭代次數等，然后開始運行場求解器Q3D的仿真功能，Q3D即可計算該芯片電路在特定運行條件下的寄生參數，例如電容矩陣、所測導體的電感、電阻等，還可以輸出由這些寄生參數構成的等效電路模型。
[0029]另外，在python程序腳本中編輯監視進度，還可以檢查在仿真過程中，該芯片電路是否出現運行錯誤。通過監察一定的對象，Q3D可以根據python程序腳本中的條件語句，判定該芯片電路是否發生錯誤，并且一旦錯誤發生，Q3D可立即停止仿真，輸出當前的寄生參數計算結果、發生錯誤的位置，以便于使用者根據輸出數據分析該三維模型中的錯誤并進行修正。
[0030]由于場求解器Q3D使用有限元分析方法來計算芯片級集成電路的寄生參數，并且考慮到本發明的目的在于提供聞精度的芯片電路寄生參數，控制Q3D所提取的電路寄生參數的誤差范圍相當重要。有限元分析方法會首先根據激勵頻率，自動劃分自適應網格并計算結構參量矩陣；然后根據使用者設置的參量，自動搜尋分析對象中場值梯度最大的區域，將該區域進一步細化劃分。完成劃分之后，Q3D才會計算電路寄生參數、計算并分析誤差值、細化劃分網格并重新迭代，最終得到符合精度要求的最終計算結果。
[0031]其中，在自適應劃分網格以及細分劃分網格的過程中，可以通過設置以下參數，以控制Q3D提取電路寄生參數的計算結果精度:
[0032](I)誤差百分比(Percent Error):
[0033]誤差百分比是確定自適應算法停止的標準，用來控制所期望的求解精度。在每一步的自適應求解過程中，Q3D會計算所有參數矩陣，并且會對當前矩陣和上一步所計算的矩陣進行誤差計算。只有當誤差滿足要求時，才停止自適應算法，否則將再繼續劃分網格。例如，當前矩陣中求解歸一化后的參數矩陣為5?，則有如下表達式:

【權利要求】
1.一種提取電路寄生參數的方法，具體包括以下步驟: (1)根據芯片電路的物理設計，讀取所述芯片電路的二維版圖； (2)根據所述二維版圖以及所述電路的高度和/或厚度信息，建立相對應的芯片電路的三維模型，其中所述芯片電路的各元器件在所述三維模型中表示為若干不同的層； (3)對所述三維模型執行邏輯操作并賦予屬性參量； (4)根據所述物理設計，設置所述三維模型的電流流入/流出位置； (5)啟動場求解器，仿真所述芯片電路的運行情況，并提取所述芯片電路的寄生參數。
2.根據權利要求1所述的方法，其特征在于，所述步驟(3)中的所述邏輯操作包括平移所述層、擴展所述層、邏輯相交/相減所述層的重疊部分、以及合并同類型的所述層。
3.根據權利要求1所述的方法，其特征在于，所述(3)中的所述邏輯操作包括根據所述物理設計，在所述三維模型中添加相對應的介質層和鈍化層。
4.根據權利要求1所述的方法，其特征在于，所述(3)中的所述屬性參量根據所述芯片電路的導體材質進行賦值。
5.根據權利要求1所述的方法，其特征在于，所述(4)中的所述電流流入/流出位置為所述芯片電路的輸入/輸出引線。
6.根據權利要求1所述的方法，其特征在于，所述(5)中的所述寄生參數包括電容矩陣、所測導體的電感、電阻，所述寄生參數構成等效電路模型。
7.根據權利要求1所述的方法，進一步包括: 設置仿真模擬過程的運行條件和監視進度； 所述芯片電路根據所述運行條件自動建立相應的三維模型并開始仿真模擬過程； 根據所述監視進度檢查所述仿真模擬過程是否存在錯誤，若所述仿真模擬過程發生錯誤時，所述場求解器自動發出錯誤警報，并輸出當前計算結果和錯誤位置。
【文檔編號】G06T17/00GK104133955SQ201410361292
【公開日】2014年11月5日 申請日期:2014年7月25日 優先權日:2014年7月25日
【發明者】粟濤, 陳弟虎, 王政集 申請人:中山大學