本發(fā)明涉及集成電路技術(shù)領(lǐng)域，具體來說是一種可多路切換的puf電路及序列號輸出電路。

背景技術(shù)：

在集成電路領(lǐng)域，所生產(chǎn)的晶圓和芯片需要標(biāo)有特殊的唯一的序列號對晶圓或芯片加以區(qū)分，本技術(shù)領(lǐng)域中，對于晶圓和芯片的序列號區(qū)分的實現(xiàn)方法是在芯片的eeprom或eflash中寫入一個特殊的序列號，以達到區(qū)分的目的，但是這種方法在芯片中保存的序列號極容易被修改或擦除，也很容易被讀取，導(dǎo)致芯片容易被破譯技術(shù)破解。

針對這種情況，puf技術(shù)應(yīng)運而生，puf技術(shù)是利用硅片獨特的物理特性和ic制造過程的變異性來識別各個芯片，由此判斷芯片的真?zhèn)涡浴Ｔ诂F(xiàn)有的puf技術(shù)中，puf引入自然隨機源，產(chǎn)生了幾乎無法預(yù)測和復(fù)制的算法，增加了系統(tǒng)安全性，也使得芯片中保存的序列號無法被修改和擦除和隨意讀取。但是很多采用puf技術(shù)制造的芯片可靠性差，流片容易失敗。如仲裁器puf經(jīng)過并聯(lián)組合單個puf電路產(chǎn)生多位輸出值，但每一個延時路徑不能互通，或者互通較少，如果其中一個延時路徑出現(xiàn)了區(qū)別于其他延時路徑的較大誤差，可能會造成芯片的輸出為一個固定的、不根據(jù)輸入變化的值，從而造成該芯片的可靠性(reliability)和唯一性(uniqueness)指標(biāo)都不是很理想，導(dǎo)致商用可能性低，風(fēng)險大。

因此，設(shè)計一種隨機性高、可靠性高、唯一性高的puf電路十分重要。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于提供了一種可多路切換puf電路和序列號輸出電路，通過混合多個延時路徑，分散流片時產(chǎn)生的較大誤差,從而提高芯片的可靠性和隨機性。

為了解決上述技術(shù)問題，本發(fā)明采用了如下的技術(shù)方案：

一種可多路切換的puf電路，包括：

延時切換電路，所述的延時切換電路帶有密鑰輸入端、多個信號輸入端和多個信號輸出端，所述的密鑰輸入端對應(yīng)輸入兩位密鑰，多個信號輸入端接外部的同一脈沖信號，延時切換電路對從不同信號輸入端輸入的同一脈沖信號進行選擇，將脈沖信號轉(zhuǎn)換為不同速率的延時信號，并通過不同的信號輸出端將延時信號依次輸出；

解碼電路，所述的解碼電路的輸入端對應(yīng)連接延時切換電路的多個信號輸出端，根據(jù)信號輸出端輸出的延時信號到達解碼電路的先后順序，將最先到達的延時信號進行處理后產(chǎn)生兩位輸出值。

在本發(fā)明的一些具體實施方式中，n個所述延時切換電路的信號輸入端和信號輸出端依次串聯(lián)，以使n個串聯(lián)的延時切換電路支持2n位密鑰的輸入。

在本發(fā)明的一些具體實施方式中，所述的密鑰按照延時切換電路的連接順序從左至右，并從密鑰的最低位到最高位以每兩位一個單元輸入到對應(yīng)的延時切換電路的密鑰輸入端。

在本發(fā)明的一些具體實施方式中，所述的延時切換電路包括多個數(shù)據(jù)選擇器，各數(shù)據(jù)選擇器的數(shù)據(jù)輸入端分別并聯(lián)，構(gòu)成延時切換電路的信號輸入端，各數(shù)據(jù)選擇器的輸出端分別構(gòu)成延時切換電路的信號輸出端，各數(shù)據(jù)選擇器的地址輸入端分別并聯(lián)構(gòu)成延時切換電路的密鑰輸入端，所述的數(shù)據(jù)選擇器根據(jù)地址輸入端輸入的密鑰對應(yīng)選出延時信號并送到數(shù)據(jù)選擇器的輸出端。

在本發(fā)明的一些具體實施方式中，所述的延時切換電路包括都為4選1數(shù)據(jù)選擇器的第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器，

所述的第一數(shù)據(jù)選擇器的第一數(shù)據(jù)輸入端與第二數(shù)據(jù)選擇器的第二數(shù)據(jù)輸入端、第三數(shù)據(jù)選擇器的第三數(shù)據(jù)輸入端、第四數(shù)據(jù)選擇器的第四數(shù)據(jù)輸入端并聯(lián)，構(gòu)成延時切換電路的第一信號輸入端；

所述的第一數(shù)據(jù)選擇器的第二數(shù)據(jù)輸入端與第二數(shù)據(jù)選擇器的第一數(shù)據(jù)輸入端、第三數(shù)據(jù)選擇器的第四數(shù)據(jù)輸入端、第四數(shù)據(jù)選擇器的第三數(shù)據(jù)輸入端并聯(lián)，構(gòu)成延時切換電路的第二信號輸入端；

所述的第一數(shù)據(jù)選擇器的第三數(shù)據(jù)輸入端與第二數(shù)據(jù)選擇器的第四數(shù)據(jù)輸入端、第三數(shù)據(jù)選擇器的第一數(shù)據(jù)輸入端、第四數(shù)據(jù)選擇器的第二數(shù)據(jù)輸入端并聯(lián)，構(gòu)成延時切換電路的第三信號輸入端；

所述的第一數(shù)據(jù)選擇器的第四數(shù)據(jù)輸入端與第二數(shù)據(jù)選擇器的第三數(shù)據(jù)輸入端、第三數(shù)據(jù)選擇器的第二數(shù)據(jù)輸入端、第四數(shù)據(jù)選擇器的第一數(shù)據(jù)輸入端并聯(lián)，構(gòu)成延時切換電路的第四信號輸入端；

第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器的輸出端分別構(gòu)成延時切換電路的第一信號輸出端、第二信號輸出端、第三信號輸出端和第四信號輸出端，

所述的第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器的第一地址輸入端并聯(lián)，構(gòu)成延時切換電路的第一密鑰輸入端；

所述的第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器的第二地址輸入端并聯(lián)，構(gòu)成延時切換電路的第二密鑰輸入端。

在本發(fā)明的一些具體實施方式中，所述的解碼電路包括仲裁器、組合邏輯電路，所述的仲裁器的輸入端分別連接延時切換電路的信號輸出端，延時切換電路輸出的延時信號兩兩隨機組合并行輸入仲裁器中，仲裁器按延時信號輸入的先后順序進行仲裁，將先輸入到仲裁器中的延時信號輸出，仲裁器的輸出端連接組合邏輯電路的輸入端，所述的組合邏輯電路對仲裁器輸出的延時信號進行組合邏輯處理并輸出兩位輸出值。

在本發(fā)明的一些具體實施方式中，所述的解碼電路包括6個相同的仲裁器，其中，

第一仲裁器的輸入信號端分別連接延時切換電路的第一信號輸出端和第二信號輸出端，

第二仲裁器的輸入信號端分別連接延時切換電路的第一信號輸出端和第三信號輸出端，

第三仲裁器的輸入信號端分別連接延時切換電路的第一信號輸出端和第四信號輸出端，

第四仲裁器的輸入信號端分別連接延時切換電路的第二信號輸出端和第三信號輸出端，

第五仲裁器的輸入信號端分別連接延時切換電路的第二信號輸出端和第四信號輸出端，

第六仲裁器的輸入信號端分別連接延時切換電路的第三信號輸出端和第四信號輸出端，

所述的第一仲裁器、第二仲裁器、第三仲裁器、第四仲裁器、第五仲裁器、第六仲裁器的輸出信號端連接組合邏輯電路的輸入端。

在本發(fā)明的一些具體實施方式中，所述的組合邏輯電路包括8個與門、2個異或門，

第一與門的輸入端分別連接第一仲裁器、第二仲裁器、第三仲裁器的輸出端，

第二與門的輸入端分別連接第一仲裁器、第四仲裁器、第五仲裁器的輸出端，

第三與門的輸入端分別連接第二仲裁器、第四仲裁器、第六仲裁器的輸出端，

第四與門的輸入端分別連接第三仲裁器、第五仲裁器、第六仲裁器的輸出端，

第五與門的輸入端分別連接第一與門和第三與門的輸出端，第六與門的輸入端分別連接第一與門和第二與門的輸出端，

第一異或門的輸入端分別連接第二與門和第四與門的輸出端，第二異或門的輸入端分別連接第三與門和第四與門的輸出端，

第七與門的輸入端分別連接第五與門的輸出端和第一異或門的輸出端，第八與門的輸入端分別連接第六與門的輸出端和第二異或門的輸出端，第七與門和第八與門的輸出端分別輸出兩位輸出值。

本發(fā)明還提供一種序列號輸出電路，包括上述的puf電路，多組所述puf電路依次并聯(lián)構(gòu)成由puf電路決定序列號的序列號輸出電路。

在本發(fā)明的一些具體實施方式中，所述的序列號輸出電路包括m組并聯(lián)的puf電路，每一puf電路分別輸出兩位輸出值，以使輸出的m組兩位輸出值依次排列組成2m位序列號。

本發(fā)明由于采用以上技術(shù)方案，使之與現(xiàn)有技術(shù)相比，具有以下的優(yōu)點和積極效果：

1.本發(fā)明提供的puf電路通過延時切換電路和解碼電路來混合成多路延時路徑，避免了直接并聯(lián)單路延時路徑時可能出現(xiàn)的較大誤差，使由此制成的芯片隨機性、唯一性和可靠性指標(biāo)值更為理想，流片風(fēng)險減小；

2.puf電路利用了集成電路生產(chǎn)時的工藝誤差，經(jīng)過延時切換電路和解碼電路對脈沖信號進行隨機選擇、組合，使輸出值都具有不可預(yù)測的自然隨機性，即使通過同一電路和工藝生產(chǎn)的芯片都是唯一的、不可復(fù)制的；

3.本發(fā)明提供的puf電路可組成用于序列號輸出電路，由于puf電路產(chǎn)生的輸出值是隨機的，相應(yīng)產(chǎn)生的序列號也是隨機的，無法被預(yù)測和計算，一旦芯片生產(chǎn)完成其中的序列號也無法改變，不易被修改、擦除；

4.本發(fā)明提供的序列號輸出電路具有序列號的隱藏和保護功能，只有輸入正確的密鑰才能獲得正確的序列號，即使在電路完全公開的情況下也無法復(fù)制芯片的序列號生成過程。

附圖說明

圖1是本發(fā)明實施例1中的可多路切換的puf電路的連接示意圖；

圖2是本發(fā)明實施例1中的延時切換電路的連接示意圖；

圖3是本發(fā)明實施例1中的解碼電路的連接示意圖；

圖4是本發(fā)明實施例2中的可多路切換的puf電路的連接示意圖；

圖5是本發(fā)明實施例2中的延時切換電路的連接示意圖；

圖6是本發(fā)明實施例2中的解碼電路的連接示意圖；

圖7是本發(fā)明實施例2中的仲裁器的內(nèi)部結(jié)構(gòu)示意圖；

圖8是本發(fā)明實施例3中可多路切換的puf電路的連接示意圖；

圖9是本發(fā)明實施例3中序列號生成電路的連接示意圖。

具體實施方式

以下結(jié)合附圖和具體實施例對本發(fā)明提出的技術(shù)方案進一步詳細說明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準(zhǔn)的比率，僅用于方便、明晰地輔助說明本發(fā)明實施例的目的。

本發(fā)明是利用了集成電路生產(chǎn)時的工藝誤差隨機源，如摻雜濃度，晶體管的長度和寬度的細微差別等，經(jīng)過延時切換電路和解碼電路對脈沖信號進行隨機選擇、組合，混合了多個延時路徑，以解決現(xiàn)有的puf電路誤差較大的問題。現(xiàn)結(jié)合附圖和具體實施例對本發(fā)明的原理進行說明。

實施例1

本實施例詳細描述本發(fā)明提供的一種可多路切換的puf電路的結(jié)構(gòu)和原理，參見圖1，為puf電路的連接示意圖，圖中的輸入端和輸出端僅用于示意延時切換電路和解碼電路之間的連接關(guān)系，輸入端、輸出端的具體個數(shù)并不以圖中為準(zhǔn)，puf電路主要包括：

延時切換電路，延時切換電路帶有密鑰輸入端、多個信號輸入端和多個信號輸出端，密鑰輸入端對應(yīng)輸入兩位密鑰，多個信號輸入端接外部的同一脈沖信號，延時切換電路對從不同信號輸入端輸入的同一脈沖信號進行選擇，將脈沖信號轉(zhuǎn)換為不同速率的延時信號，并通過不同的信號輸出端將延時信號依次輸出。為實現(xiàn)隨機性，信號輸入端的個數(shù)需為2個及以上，具體以實際需要的個數(shù)為準(zhǔn)。

解碼電路，解碼電路的輸入端對應(yīng)連接延時切換電路的多個信號輸出端，根據(jù)信號輸出端輸出的延時信號到達解碼電路的先后順序，將最先到達的延時信號進行處理后產(chǎn)生兩位輸出值。

延時切換電路具體包括多個數(shù)據(jù)選擇器，參見圖2，圖中是以四個數(shù)據(jù)選擇器為例，需注意的是，圖中的輸入端和輸出端僅用于示意各數(shù)據(jù)選擇器之間的連接關(guān)系，輸入端、輸出端的具體個數(shù)和輸入端的具體連接并不以圖中為準(zhǔn)。各數(shù)據(jù)選擇器的數(shù)據(jù)輸入端分別并聯(lián)，構(gòu)成延時切換電路的信號輸入端，各數(shù)據(jù)選擇器的輸出端分別構(gòu)成延時切換電路的信號輸出端，各數(shù)據(jù)選擇器的地址輸入端分別并聯(lián)構(gòu)成延時切換電路的密鑰輸入端，數(shù)據(jù)選擇器根據(jù)地址輸入端輸入的密鑰對應(yīng)選出延時信號并送到數(shù)據(jù)選擇器的輸出端。其中，數(shù)據(jù)選擇器可根據(jù)實際需求選擇2選1、4選1、8選1和16選1等類型的數(shù)據(jù)選擇器，在此不做具體限定。

解碼電路主要包括仲裁器、組合邏輯電路，參見圖3，圖中的輸入端和輸出端僅用于示意仲裁器和組合邏輯電路之間的連接關(guān)系，輸入端、輸出端的具體個數(shù)并不以圖中為準(zhǔn)。仲裁器的輸入端分別連接延時切換電路的信號輸出端，延時切換電路輸出的延時信號兩兩隨機組合并行輸入仲裁器中(組合并行輸入仲裁器的延時信號需保證不重合)，仲裁器按延時信號輸入的先后順序進行仲裁，將先輸入到仲裁器中的延時信號輸出，仲裁器的輸出端連接組合邏輯電路的輸入端，組合邏輯電路對仲裁器輸出的延時信號進行組合邏輯處理并輸出兩位輸出值。組合邏輯電路的具體電路連接結(jié)構(gòu)不受限定，以能實現(xiàn)隨機組合仲裁器輸出的延時信號為準(zhǔn)。

將同一個脈沖信號加到延時切換電路的信號輸入端上，同時將密鑰對應(yīng)輸入延時切換電路的密鑰輸入端上，密鑰在輸入過程中需按照最低位到最高位輸入，輸入到延時切換電路中的脈沖信號由于集成電路的物理特性和變異性，會分別經(jīng)過一定的路徑傳播后速率產(chǎn)生變化，由此形成不同速率的延時信號，不同速率的延時信號按照到達延時切換電路輸出端的快慢，并根據(jù)密鑰輸入端的密鑰對應(yīng)選出延時信號，分別從延時切換電路的各個信號輸出端依次輸出，由延時切換電路后的解碼電路中的仲裁器判斷最先、最快到達的延時信號，而后通過解碼電路中的組合邏輯電路將最先到達的信號進行隨機的邏輯處理，最終得到隨機的兩位輸出值r0和r1。由于本發(fā)明采用混合成多路延時路徑的方式，避免了直接并聯(lián)單路延時路徑時可能出現(xiàn)的較大誤差，使由此制成的芯片隨機性、唯一性和可靠性指標(biāo)值更為理想，流片風(fēng)險減小。

實施例2

本實施例以實施例1記載的內(nèi)容為基礎(chǔ)，詳細描述了使用四個數(shù)據(jù)選擇器實現(xiàn)4個延時路徑的puf電路，本實施例中的puf電路可以根據(jù)輸入的不同相互切換，將流片時產(chǎn)生的較大誤差分散在電路內(nèi)部，從而提高隨機性、可靠性，唯一性。

延時切換電路和解碼電路的連接關(guān)系在實施例1中已作詳細陳述，在實施例1的基礎(chǔ)上，本實施例中的延時切換電路中選用四個4選1數(shù)據(jù)選擇器構(gòu)成，參見圖4，此外，2選1和8選1和16選1等類型的數(shù)據(jù)選擇器原理類似，在此不贅述。為便于說明，現(xiàn)將四個數(shù)據(jù)選擇器自上而下分別命名為第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器，各數(shù)據(jù)選擇器的數(shù)據(jù)輸入端按照圖示中數(shù)據(jù)選擇器的0號管腳、1管腳、2管腳、3管腳的順序分別命名為第一數(shù)據(jù)輸入端至第四數(shù)據(jù)輸入端，參見圖5，其中，

第一數(shù)據(jù)選擇器的第一數(shù)據(jù)輸入端與第二數(shù)據(jù)選擇器的第二數(shù)據(jù)輸入端、第三數(shù)據(jù)選擇器的第三數(shù)據(jù)輸入端、第四數(shù)據(jù)選擇器的第四數(shù)據(jù)輸入端并聯(lián)，構(gòu)成延時切換電路的第一信號輸入端i0；

第一數(shù)據(jù)選擇器的第二數(shù)據(jù)輸入端與第二數(shù)據(jù)選擇器的第一數(shù)據(jù)輸入端、第三數(shù)據(jù)選擇器的第四數(shù)據(jù)輸入端、第四數(shù)據(jù)選擇器的第三數(shù)據(jù)輸入端并聯(lián)，構(gòu)成延時切換電路的第二信號輸入端i1；

第一數(shù)據(jù)選擇器的第三數(shù)據(jù)輸入端與第二數(shù)據(jù)選擇器的第四數(shù)據(jù)輸入端、第三數(shù)據(jù)選擇器的第一數(shù)據(jù)輸入端、第四數(shù)據(jù)選擇器的第二數(shù)據(jù)輸入端并聯(lián)，構(gòu)成延時切換電路的第三信號輸入端i2；

第一數(shù)據(jù)選擇器的第四數(shù)據(jù)輸入端與第二數(shù)據(jù)選擇器的第三數(shù)據(jù)輸入端、第三數(shù)據(jù)選擇器的第二數(shù)據(jù)輸入端、第四數(shù)據(jù)選擇器的第一數(shù)據(jù)輸入端并聯(lián)，構(gòu)成延時切換電路的第四信號輸入端i3；

由于需要產(chǎn)生隨機性，四個信號輸入端就必須要配有四個信號輸出端，第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器的輸出端分別構(gòu)成延時切換電路的第一信號輸出端o0、第二信號輸出端o1、第三信號輸出端o2和第四信號輸出端o3，

對于延時切換電路的密鑰輸入端，是將第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器的第一地址輸入端并聯(lián)，構(gòu)成延時切換電路的第一密鑰輸入端s0；延時切換電路的密鑰輸入端，第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器的第二地址輸入端并聯(lián)，構(gòu)成延時切換電路的第二密鑰輸入端s1；

由此，本實施例中的延時切換電路則相應(yīng)有四個信號輸入端i0/i1/i2/i3，四個信號輸出端o0/o1/o2/o3和兩個密鑰輸入端s0/s1。

對應(yīng)連接延時切換電路的四個信號輸出端，為了對四個信號輸出端的延時進行兩兩不重復(fù)的組合并行輸入，解碼電路的輸入端應(yīng)當(dāng)用6個相同的仲裁器組成，解碼電路的電路連接示意圖參見圖6，仲裁器選用2輸入仲裁器，且仲裁器的設(shè)計標(biāo)準(zhǔn)應(yīng)當(dāng)滿足識別4路延時信號快慢的最小精度，其中2輸出仲裁器如圖7所示，其原理在此不贅述。將圖6中的仲裁器自上而下依次命名為第一仲裁器、第二仲裁器、第三仲裁器、第四仲裁器、第五仲裁器、第六仲裁器，其中，仲裁器輸入端的o0-o3代表延時切換電路輸出的延時信號，第一仲裁器的輸入信號端分別連接延時切換電路的第一信號輸出端和第二信號輸出端，第二仲裁器的輸入信號端分別連接延時切換電路的第一信號輸出端和第三信號輸出端，第三仲裁器的輸入信號端分別連接延時切換電路的第一信號輸出端和第四信號輸出端，第四仲裁器的輸入信號端分別連接延時切換電路的第二信號輸出端和第三信號輸出端，第五仲裁器的輸入信號端分別連接延時切換電路的第二信號輸出端和第四信號輸出端，第六仲裁器的輸入信號端分別連接延時切換電路的第三信號輸出端和第四信號輸出端，第一仲裁器、第二仲裁器、第三仲裁器、第四仲裁器、第五仲裁器、第六仲裁器的輸出信號端連接組合邏輯電路的輸入端。

為了使數(shù)據(jù)更加隨機，在上述的基礎(chǔ)上可對本發(fā)明中的組合邏輯電路進行具體設(shè)計，參見圖6的右半部分，為本實施例中的組合邏輯電路的具體連接示意圖，如圖6所示，組合邏輯電路包括8個與門(圖中標(biāo)為1-8)、2個異或門(圖中標(biāo)為1’-2’)，按照圖中的數(shù)字標(biāo)號將8個與門分別命名為第一與門、第二與門、第三與門、第四與門、第五與門、第六與門、第七與門、第八與門，而對于兩個異或門，標(biāo)為1’的為第一異或門，標(biāo)為2’的為第二異或門，第一與門的輸入端分別連接第一仲裁器、第二仲裁器、第三仲裁器的輸出端，第二與門的輸入端分別連接第一仲裁器、第四仲裁器、第五仲裁器的輸出端，第三與門的輸入端分別連接第二仲裁器、第四仲裁器、第六仲裁器的輸出端，第四與門的輸入端分別連接第三仲裁器、第五仲裁器、第六仲裁器的輸出端，第五與門的輸入端分別連接第一與門和第三與門的輸出端，第六與門的輸入端分別連接第一與門和第二與門的輸出端，第一異或門的輸入端分別連接第二與門和第四與門的輸出端，第二異或門的輸入端分別連接第三與門和第四與門的輸出端，第七與門的輸入端分別連接第五與門的輸出端和第一異或門的輸出端，第八與門的輸入端分別連接第六與門的輸出端和第二異或門的輸出端，第七與門和第八與門的輸出端分別輸出兩位輸出值。

由此，將同一脈沖信號加到延時切換電路的第一信號輸入端、第二信號輸入端、第三信號輸入端和第四信號輸入端，通過圖5中的第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器，延時信號i0-i3并行輸入數(shù)據(jù)選擇器之后，第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器并行輸出各自的輸出信號，形成了o0-o3，這些信號兩兩組合分別輸出到圖6的第一仲裁器、第二仲裁器、第三仲裁器、第四仲裁器、第五仲裁器、第六仲裁器的各輸入端，第一仲裁器接收o0和o1信號，第二仲裁器接收o0和o2信號，第三仲裁器接收o0和o3信號，第四仲裁器接收o1和o2信號，第五仲裁器接收o1和o3信號，第六仲裁器接收o2和o3信號，各個仲裁器將仲裁先到的數(shù)據(jù)為輸出信號，在6路的仲裁器并行輸出之后，再以三路并行輸入第一與門、第二與門、第三與門和第四與門，第一與門、第二與門、第三與門和第四與門再將輸出的信號輸出到第五與門、第六與門、第一異或門和第二異或門，做到邏輯的不重疊，最后再輸入到第七與門和第八與門，最終產(chǎn)生兩個隨機的輸出值r0和r1。

實施例3

為進一步增加本發(fā)明中puf電路的隨機性，在實施例1和實施例2的基礎(chǔ)上，可將n個延時切換電路的信號輸入端和信號輸出端依次串聯(lián)，如圖8所示，每個延時切換電路對應(yīng)密鑰的2位輸入，則n個串聯(lián)的延時切換電路支持2n位密鑰的輸入，需注意的是，輸入的密鑰需按照延時切換電路的連接順序從左至右，并從密鑰的最低位到最高位以每兩位一個單元輸入到對應(yīng)的延時切換電路的密鑰輸入端。

本實施例中的延時切換電路和解碼電路的具體結(jié)構(gòu)在實施例1和實施例2中已進行了具體陳述，在此不贅述。實施例3和實施例1、實施例2相比，是增加了延時切換電路的個數(shù)，將多個延時切換電路的信號輸入端和信號輸出端依次串聯(lián)，一方面為信號輸入端輸入的脈沖信號增加了延時路徑的傳播長度，另一方面，還能使puf電路能支持2n位密鑰的輸入。當(dāng)同一個脈沖信號加到第一個延時切換電路的信號輸入端上時(圖中是以四個延時路徑為例)，同時將密鑰輸入在對應(yīng)的延時切換電路輸入端上，即延時切換電路的密鑰輸入端b1,b2…bn(n為密鑰的位數(shù))，b1,b2…bn按延時切換電路的連接順序從左至右輸入，密鑰從最低位到最高位以每兩位一個單元輸入到對應(yīng)的延時切換電路，四路脈沖信號分別會經(jīng)過一定的路徑傳播后從第一個延時切換電的信號輸入端傳遞到最后一個延時切換電路的信號輸出端上，b1,b2…bn控制數(shù)據(jù)選擇器的輸入，根據(jù)b1,b2…bn的信號，數(shù)據(jù)選擇器輸出對應(yīng)的邏輯電平(0或1)，解碼電路選擇數(shù)據(jù)選擇器輸出的延時信號的順序，到達最快的一路信號進行隨機的混合邏輯計算，輸出最終的兩位輸出值。

實施例4

本實施例具體詳述了本發(fā)明中另外提供的一種序列號輸出電路，本序列號輸出電路是基于上述的puf電路實現(xiàn)，具體地，序列號輸出電路包括上述的實施例1至實施例3中的puf電路，當(dāng)然，也包括實施例1至實施例3基礎(chǔ)上的變形實施例。

由于一組puf電路可以產(chǎn)生2位輸出，根據(jù)需要可以增加更多組的puf電路并聯(lián)使用，具體地，將多組puf電路依次并聯(lián)，從而構(gòu)成由puf電路決定序列號的序列號輸出電路，根據(jù)序列號的長度，可并聯(lián)m組puf電路，如圖9所示，每一puf電路分別輸出兩位輸出值，以使輸出的m組兩位輸出值能依次排列組成2m位的序列號。

如需生成16位序列號輸出，并且通過8位密鑰讀取，則總共使用8組puf電路，保持各puf電路的設(shè)計完全一樣，其細微誤差只源于生產(chǎn)時的不可預(yù)測自然隨機源，使輸出值都具有不可預(yù)測的自然隨機性，即通過同一電路和工藝生產(chǎn)的芯片都是唯一的、不可復(fù)制的，從而使芯片的電路在完全公開的情況下也無法復(fù)制其序列號生成過程，也無法像在flash中寫入序列號等方法可以被擦除和修改，此外該電路還有序列號保護功能，只有輸入正確的密鑰才能獲得正確的序列號。

顯然，本領(lǐng)域的技術(shù)人員可以對發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。