本發明涉及處理器領域，具體來說，涉及一種多芯粒處理器模組與啟動方法及互連系統、方法。

背景技術：

1、國產處理器的多芯粒技術發展是近年來隨著芯片制程技術接近物理極限，為了繼續提升性能和集成度而逐漸興起的。多芯粒處理器可以通過將多個功能不同的小芯片（chiplet）集成到一個大芯片中，實現更高的性能和靈活性。這項技術在國產處理器中的應用，可以追溯到近十年來國產處理器技術快速發展的時期。

2、在目前國產多芯粒處理器前期驗證調優階段，以四個相同die合成一顆cpu為例，每個die的硬件對外接口基本一致，都集成了一個qspi接口控制器，用于加載片外固件信息。由于每個die的qspi接口功能都需要驗證全面，因此每個die需要單獨外接一顆qspiflash。

3、另外在設計多芯粒處理器驗證板時，由于篩測以及結構限制，一塊驗證板只能放置單個多芯粒處理器，并且之前的國產處理器大多不是多芯粒的架構，無需測試驗證芯粒之間的互連性能。

4、因此目前存在的問題是：

5、1）復雜性和成本：每個die單獨外接一顆qspi?flash無疑會增加硬件成本。

6、2）調試難度增加：需要對每個die及其外部flash進行單獨的調試和測試，這增加了開發和驗證的復雜性。在多die處理器系統中，當問題涉及到處理器之間的交互時，調試和問題定位變得更加困難。

7、本文提供的背景描述用于總體上呈現本技術的上下文的目的。除非本文另外指示，在該章節中描述的資料不是該申請的權利要求的現有技術并且不要通過包括在該章節內來承認其成為現有技術。

技術實現思路

1、針對相關技術中的上述技術問題，本發明提出一種多芯粒處理器模組與啟動方法及互連系統、方法。

2、為實現上述發明目的，本發明采用如下技術方案：

3、第一方面，本發明提供了一種多芯粒處理器模組，所述多芯粒處理器模組包括：m個die、通道信號選擇模塊、cpld及外部flash芯片：

4、每個die設置有qspi接口；每個die通過qspi接口與通道信號選擇模塊相連；

5、所述外部flash芯片用于存儲die啟動的bios信息；所述外部flash芯片通過qspi接口與通道信號選擇模塊連接；

6、所述cpld用于產生輸入選擇信號及cpld與die交互信號；

7、所述通道信號選擇模塊還與cpld連接，用于根據接收的輸入選擇信號選擇不同的die的連通，從而讀取外部flash芯片中的bios信息。

8、具體的，所述通道信號選擇模塊包括n顆多路復用器，所述多路復用器與每個die連接，并根據不同的輸入選擇信號選擇不同的die，從而控制die依次讀取外部flash芯片中的bios信息。

9、具體的，所述m=4，所述n=3，所述多路復用器為雙通道四選一開關芯片。

10、具體的，每個雙通道四選一開關芯片用于根據兩個輸入選擇信號控制多芯粒處理器模組4個die的輸入選擇；

11、所述雙通道四選一開關芯片包括x通道和y通道，每個通道包括四個數據輸入信號及一個數據輸出信號；x通道數據輸入信號為x0&x1&x2&x3，數據輸出信號為第一輸出信號x；y通道數據輸入信號為y0&y1&y2&y3，數據輸出信號為第二輸出信號y；所述輸入選擇信號包括第一輸入選擇信號a和第二輸入選擇信號b。

12、具體的，所述根據不同的輸入選擇信號選擇不同的die，從而控制die依次讀取外部flash芯片中的bios信息具體為：

13、將qspi的6個信號分成三組，每組兩個信號，每組信號對應所述通道信號選擇模塊中的一顆雙通道四選一開關芯片；所述qspi的6個信號包括時鐘信號clk、片選信號cs及4個數據位信號data[0:3]；

14、cpld通過控制第一輸入選擇信號a和第二輸入選擇信號b的值來控制選擇雙通道四選一開關芯片的輸入，決定哪個die的qspi接口信號被連接到外部flash芯片。

15、具體的，所述cpld通過控制第一輸入選擇信號a和第二輸入選擇信號b的值來控制選擇雙通道四選一開關芯片的輸入，決定哪個die的qspi接口信號被連接到外部flash芯片具體為：

16、當a=0,b=0時，die0連通外部flash芯片；

17、當a=1,b=0時，die1連通外部flash芯片；

18、當a=0,b=1時，die2連通外部flash芯片；

19、當a=1,b=1時，die3連通外部flash芯片。

20、第二方面，本發明提供了一種多芯粒處理器模組啟動方法，基于第一方面中任一項所述的一種多芯粒處理器模組，所述多芯粒處理器模組包括die0、die1、die2及die3；所述cpld與多芯粒處理器模組交互信號包括：cru_flash_done信號、d2d_en信號、cru_d2d_good信號、por_n信號、rst_n信號；包括以下步驟：

21、s1、系統上電，cpld將die3_rst_n及die3_por_n置高，并將第一輸入選擇信號a設置為1且第二輸入選擇信號b設置為1，die3讀取外部flash芯片上的bios信息；

22、s2、die3讀取bios信息完成后，將die3_cru_flash_done信號設置為1傳遞給cpld；

23、s3、cpld檢測到die3_cru_flash_done信號為1后，將die2_rst_n及die2_por_n置高，并將第一輸入選擇信號a設置為0且第二輸入選擇信號b設置為1，die2讀取外部flash芯片上的bios信息；

24、s4、die2讀取bios信息完成后，將die2_cru_flash_done信號設置為1傳遞給cpld；

25、s5、cpld檢測到die2_cru_flash_done信號為1后，將die1_rst_n及die1_por_n置高，并將第一輸入選擇信號a設置為1且第二輸入選擇信號b設置為0，die1讀取外部flash芯片上的bios信息；

26、s6、die1讀取bios信息完成后，將die1_cru_flash_done信號設置為1傳遞給cpld；

27、s7、cpld檢測到die1_cru_flash_done信號為1后，將die0_rst_n及die0_por_n置高，并將第一輸入選擇信號a設置為0且第二輸入選擇信號b設置為0，die0讀取外部flash芯片上的bios信息；

28、s8、die0讀取bios信息完成后，將die0_cru_flash_done信號設置為1傳遞給cpld，啟動結束；

29、s9、多芯粒處理器模組的所有die啟動結束后，開始die間的training訓練；

30、步驟中die3_rst_n表示die3的cru_flash_done信號，die2_rst_n表示die2的cru_flash_done信號，步驟中其他信號cpld與多芯粒處理器模組交互信號依此類推。

31、第三方面，本發明提供了一種多芯粒處理器模組互連系統，包括兩塊主板，分別為第一主板及第二主板，兩塊主板都包括若干mcio連接器及如第一方面中所述的多芯粒處理器模組；所述多芯粒處理器模組包括cpld；

32、兩塊主板使用mcio連接器連接，第一主板的多芯粒處理的die與第二主板的多芯粒處理器模組的die一一對應進行互連；第一主板的多芯粒處理器模組與第二主板的多芯粒處理器模組之間互連c2c高速信號與c2c同步與控制信號；

33、所述c2c高速信號包括tx信號與rx信號；

34、mcio連接器包括a側與b側，其中a側連接多芯粒處理器模組的rx信號，b側連接多芯粒處理器模組的tx信號，mcio線纜實現a-b,b-a的互連方式，實現多芯粒處理器模組之間tx信號&rx信號互連；

35、所述c2c同步與控制信號包括c2c同步信號；用于發送的m_c2c_tx_en、用于接收的s_c2c_rx_en為c2c同步信號；

36、第一主板上的cpld發送的m_c2c_tx_en、接收的s_c2c_rx_en分別與第一主板的mcio連接器連接；

37、第二主板上的cpld發送的m_c2c_tx_en、接收的s_c2c_rx_en分別與第二主板的mcio連接器連接；

38、所述第一主板與第二主板通過c2c同步信號進行同步。

39、具體的，所述c2c同步與控制信號還包括c2c控制信號；

40、所述c2c控制信號包括：

41、m_pwr_en：第一主板發出的電源使能信號，第二主板接收，并傳給s_pwr_en信號；實現第一主板和第二主板的電源能夠同步上下電；

42、m_rst_en：第一主板發出的復位信號，第二主板接收，并傳給s_rst_en信號；實現第一主板和第二主板能夠同步復位；

43、s_pwr_done：第二主板發出的電源上電完成信號，第一主板接收，并傳給s_pwr_done信號；實現第一主板和第二主板上電完成信號的同步，保證剩余時序的同步；

44、s_c2c_good：由第二主板發出的c2c握手完成信號，由第一主板接收，并傳給s_c2c_good信號；實現第一主板和第二主板握手完成信號的同步，保證剩余時序的同步。

45、具體的，所述主板上設置有外部撥碼開關，用于通過配置所述外部撥碼開關區分主板的主從關系。

46、第四方面，本發明提供了一種多芯粒處理器模組互連方法，基于第三方面中任一項所述的一種多芯粒處理器模組互連系統，在主板中多芯粒處理器模組完成外部flash芯片讀取以及處理器內部四個die的die?to?die?training完成后，通過mcio連接器以及mcio線纜傳輸的c2c高速信號以及c2c同步與控制信號完成多芯粒處理器模組之間的c2c握手。

47、具體的，通過mcio連接器以及mcio線纜傳輸的c2c高速信號以及c2c同步與控制信號完成多芯粒處理器模組之間的c2c握手具體包括：第一主板和第二主板之間通過mcio高速連接器和mcio高速線纜傳輸c2c同步信號以及c2c高速信號，當?m_c2c_tx_en&s_c2c_rx_en=1時?，進行第一主板與第二主板的多芯粒處理器之間的c2c高速信號握手。

48、本發明提供的一種多芯粒處理器模組，將多芯粒處理的多個die通過qspi接口與多路復用器共用一個外部flash芯片，減少了硬件成本，降低系統復雜性和成本；

49、本發明提供的一種多芯粒處理器模組啟動方法，利用cpld控制信號實現多個die對qspi?flash的輪詢過程，達到依次啟動die的效果，在軟件層面有助于多個die的同步以及固件維護；

50、本發明提出的一種多芯粒處理器模組互連系統，通過mcio線纜上的同步控制信號實現兩個多芯處理器之間電源時序的同步以及c2c互連時序的同步，從而確保系統的穩定性和性能，實現多芯粒處理器模組之間的同步：并且通過標準的mcio接口和信號定義，當單個多芯粒處理器模組驗證板不用做互連時，可以將驗證板上的mcio接口通過線纜外接標準的pcie設備或者板卡，豐富了驗證板的應用場景，為后續設計提供支撐，提升了設計的靈活性。

51、此外，通過mcio標準接口和線纜，自定義了部分邊帶信號的含義，實現了多芯粒處理器模組之間高速信號和關鍵同步信號的互連，有助于驗證多芯粒之間的互連和同步。