本發明涉及計算機應用，尤其涉及一種信號分析方法、裝置、電子設備及存儲介質。

背景技術：

1、在數字芯片前端設計中，常用現場可編程門陣列(field-programmable?gatearray，fpga)進行設計驗證，即fpga原型驗證技術。對于目前動輒包含上億門的超大規模集成電路的設計工程而言，單個fpga資源有限，常需要使用多顆fpga協同工作來對整個設計邏輯進行驗證。

2、多fpga系統原型驗證編譯流程分為電路設計、邏輯綜合、電路劃分、系統布線、時分復用比率分配、引腳分配、內部布局布線以及配置文件生成等重要環節。現有技術中，在進行上述環節編譯時，通常對互聯信號一視同仁，互聯信號區分度不強，在做對應處理時，通常會產生如關鍵信號與非關鍵信號延時同比增大的結果，進而導致系統性能損失。

技術實現思路

1、本發明提供了一種信號分析方法、裝置、電子設備及存儲介質，以解決在編譯環節時，互聯信號區分度不強，在做對應處理時，會產生如關鍵信號與非關鍵信號延時同比增大的結果，進而導致系統性能損失的技術問題。

2、根據本發明的一方面，提供了一種信號分析方法，該方法包括：

3、確定原型驗證系統，構建所述原型驗證系統對應的互聯信號時序圖，其中，所述互聯信號時序圖中包括多個現場可編程門陣列的芯片模型、跨所述芯片模型的互聯信號、所述互聯信號對應的時序路徑以及所述時序路徑對應的路徑延遲值；

4、通過靜態時序分析算法對所述互聯信號時序圖進行時序分析，確定每個所述互聯信號對應的目標時序裕量，其中，所述目標時序裕量是基于所述互聯信號的所述時序路徑對應的所述路徑延遲值確定的；

5、針對每個所述互聯信號，確定所述互聯信號對應的時序路徑所處的時鐘域，確定所述時鐘域對應的時鐘相關系數，通過預先設置的信號分析算法對輸入的所述目標時序裕量和時鐘相關系數進行處理，得到所述互聯信號對應的關鍵度系數。

6、根據本發明的另一方面，提供了一種信號分析裝置，該裝置包括：

7、時序圖構建模塊，用于確定原型驗證系統，構建所述原型驗證系統對應的互聯信號時序圖，其中，所述互聯信號時序圖中包括多個現場可編程門陣列的芯片模型、跨所述芯片模型的互聯信號、所述互聯信號對應的時序路徑以及所述時序路徑對應的路徑延遲值；

8、靜態時序分析模塊，用于通過靜態時序分析算法對所述互聯信號時序圖進行時序分析，確定每個所述互聯信號對應的目標時序裕量，其中，所述目標時序裕量是基于所述互聯信號的所述時序路徑對應的所述路徑延遲值確定的；

9、關鍵度提取模塊，用于針對每個所述互聯信號，確定所述互聯信號對應的時序路徑所處的時鐘域，確定所述時鐘域對應的時鐘相關系數，通過預先設置的信號分析算法對輸入的所述目標時序裕量和時鐘相關系數進行處理，得到所述互聯信號對應的關鍵度系數。

10、根據本發明的另一方面，提供了一種電子設備，所述電子設備包括：

11、至少一個處理器；以及

12、與所述至少一個處理器通信連接的存儲器；其中，

13、所述存儲器存儲有可被所述至少一個處理器執行的計算機程序，所述計算機程序被所述至少一個處理器執行，以使所述至少一個處理器能夠執行本發明任一實施例所述的信號分析方法。

14、根據本發明的另一方面，提供了一種計算機可讀存儲介質，所述計算機可讀存儲介質存儲有計算機指令，所述計算機指令用于使處理器執行時實現本發明任一實施例所述的信號分析方法。

15、本發明實施例的技術方案，通過確定原型驗證系統，構建所述原型驗證系統對應的互聯信號時序圖，其中，所述互聯信號時序圖中包括多個現場可編程門陣列的芯片模型、跨所述芯片模型的互聯信號、所述互聯信號對應的時序路徑以及所述時序路徑對應的路徑延遲值；通過靜態時序分析算法對所述互聯信號時序圖進行時序分析，確定每個所述互聯信號對應的目標時序裕量，其中，所述目標時序裕量是基于所述互聯信號的所述時序路徑對應的所述路徑延遲值確定的；針對每個所述互聯信號，確定所述互聯信號對應的時序路徑所處的時鐘域，確定所述時鐘域對應的時鐘相關系數，通過預先設置的信號分析算法對輸入的所述目標時序裕量和時鐘相關系數進行處理，得到所述互聯信號對應的關鍵度系數。本發明實現了對多fpga系統中fpga之間互聯信號的時序關鍵度的分析和提取，基于提取所得關鍵度進行原型驗證系統的編譯流程中的時序驅動的設計劃分、系統路由和時分復用比率分配，可以有效優化系統時序，提高系統性能。

16、應當理解，本部分所描述的內容并非旨在標識本發明的實施例的關鍵或重要特征，也不用于限制本發明的范圍。本發明的其它特征將通過以下的說明書而變得容易理解。

技術特征：

1.一種信號分析方法，其特征在于，包括：

2.根據權利要求1所述的方法，其特征在于，所述時鐘相關系數包括所述時鐘域對應的時鐘周期；

3.根據權利要求2所述的方法，其特征在于，在所述通過預先設置的信號分析算法對輸入的所述目標時序裕量和時鐘相關系數進行處理之前，還包括：

4.根據權利要求1所述的方法，其特征在于，所述構建所述原型驗證系統對應的互聯信號時序圖，包括：

5.根據權利要求4所述的方法，其特征在于，所述基于所述時序建模文件集和時序圖構建條件構建所述原型驗證系統的互聯信號時序圖，包括：

6.根據權利要求5所述的方法，其特征在于，所述基于路徑簡化準則對所述初步時序圖進行簡化處理，得到互聯信號時序圖，包括：

7.根據權利要求5所述的方法，其特征在于，所述對所述時序建模文件中記錄的所述現場可編程門陣列的目標端口進行遍歷，包括：

8.根據權利要求1所述的方法，其特征在于，所述通過靜態時序分析算法對所述互聯信號時序圖進行時序分析，確定每個所述互聯信號對應的目標時序裕量，包括：

9.一種信號分析裝置，其特征在于，包括：

10.一種計算機可讀存儲介質，其特征在于，所述計算機可讀存儲介質存儲有計算機指令，所述計算機指令用于使處理器執行時實現權利要求1-8中任一項所述的信號分析方法。

技術總結
本發明公開了一種信號分析方法、裝置、電子設備及存儲介質。所述方法包括構建原型驗證系統對應的互聯信號時序圖；通過靜態時序分析算法對所述互聯信號時序圖進行時序分析，確定每個所述互聯信號對應的目標時序裕量；針對每個所述互聯信號，確定所述互聯信號對應的時序路徑所處的時鐘域，確定所述時鐘域對應的時鐘相關系數，通過預先設置的信號分析算法對輸入的所述目標時序裕量和時鐘相關系數進行處理，得到所述互聯信號對應的關鍵度系數。本發明實現了對多FPGA系統中FPGA之間互聯信號的時序關鍵度的分析和提取，基于提取所得關鍵度進行原型驗證系統的編譯流程中的時序驅動的設計劃分、系統路由和時分復用比率分配，可以優化系統時序，提高系統性能。

技術研發人員：杜旗,周思遠,黃侃
受保護的技術使用者：上海思爾芯技術股份有限公司
技術研發日：
技術公布日：2025/4/28