專利名稱：半導體非易失性存儲器的制作方法
技術領域：
本發明涉及可寫入/擦除的只讀存儲器(電可編程只讀存儲器，以下稱為EPROM)等半導體非易失性存儲器；尤其涉及用于存儲芯 片內置電路的輸出特性控制以及冗余補救的修正(trimming)(調整) 技術。
背景技術：
通常，EPROM等半導體非易失性存儲器因其記憶信息的保持無 需電力而廣泛地用作便攜式設備等的存儲器。近年來，隨著存儲單元 的微型化，為了提高存儲單元的可靠性以及產量，存儲單元的改寫、 讀出條件的最優控制以及冗余補救變得相當重要。這是通過參照存儲 器工作時的狀態，來實現預先存儲在存儲單元芯片上的、指定有無內 置電路的供電電壓、供電電流、或冗余線活性化及置換地址等的修正 和冗余信息。作為存放修正和冗余信息的方法，例如下述特開平 11-17010號公報中所述，通常進行激光熔絲修正。在該方法中，將熔絲元件用于信息的存放。例如，在晶片測試工 序中，對熔絲進行選擇性的切斷，以切斷的有無作為信息，在存儲器 工作時產生"0"、 "l"的邏輯信號。然而，在現有的如特開平11-17010號公報中所公開的激光熔絲 修正的情況下，存在以下缺點由于在封裝組裝后不能改寫修正、冗 余(補救)信息，因此那些在組裝后的測試工序中產生了新的需要補 救的存儲區域的存儲器芯片以及內置電路的輸出特性發生了偏差的存 儲器芯片全部變為不合格。另外，存在以下課題必需用于搭載熔絲 元件的專用的掩模，因而制造成本提高
發明內容
為了解決上述課題，本發明的目的在于提供一種通過將修正、冗 余信息存放在存儲單元中而提高了封裝組裝后的合格率、降低了掩模 成本的半導體非易失性存儲器。本發明的半導體非易失性存儲器包括配置有多個第1非易失性 存儲單元的存儲器陣列部；配置于上述存儲器陣列部內、分別具有存 儲了相同的規定信息的多個第2非易失性存儲單元的多個存儲區域； 在電源接通時，以規定的定時產生存儲地址、鎖存選擇信號以及控制 信號的時序電路；根據上述存儲地址和上述控制信號，對上述存儲器 陣列部和上述存儲區域進行信息的寫入和讀出的寫入讀出部；根據上 述鎖存選擇信號，將利用上述寫入讀出部所讀出的上述規定信號進行 鎖存的鎖存電路；和根據上述存儲地址和在上述鎖存電路中所鎖存的 上述規定信息，選擇上述第l和第2非易失性存儲單元，并施加規定 電壓來驅動的選擇驅動部。根據本發明，由于重復相同的修正、冗余信息等的規定信息并存 放在多個存儲區域中，因此能夠提高存放修正、冗余信息等的規定信 息的存儲區域的可靠性。由于僅由存放修正、冗余信息等規定信息的 多個存儲區域來構成存儲模塊，因此所存儲的修正、冗余信息等規定 信息既不會在擦除其他的存儲器陣列部的同時被擦除，也不會受到干 擾(損害)，因此能夠使測試變得容易，同時能夠提高存儲區域的可 靠性。


圖1是本發明實施例1中的半導體非易失性存儲器的概要結構圖。圖2示出圖1的半導體非易失性存儲器的布局例的平面圖。 圖3示出圖2的存儲區域3A或3B的圖形例的概要平面圖。 圖4示出對應圖3的圖2的存儲區域3A或3B的概要電路圖。 圖5是本發明的實施例2中的圖1中的內置電源電路9的概要結構圖。圖6是圖5中示出的電源電壓分割電路21A、 21B、 21C的變更 例的電源電壓分割電路的電路圖。圖7是本發明的實施例3中的圖1的二值存儲單元的信息記憶例的圖。圖8是本發明的實施例4中的圖1的時序電路5的概要結構圖。 圖9是在圖8中的時序電路5中，接通電源時的修正、冗余信息的讀出動作的流程圖。圖IO是在圖8的時序電路5中，接通電源時的電源電壓VCC的波形圖。圖11 - 1是圖1的存儲區域3A、 3B中的修正、冗余信息存儲的 存儲地址與數據分配圖。圖11-2是圖1的存儲區域3A、 3B中的修正、冗余信息存儲的 存儲地址與數據分配圖。圖12是在圖8的時序電路5中，示出的接通電源時的修正、冗 余信息的讀出動作的變更例的流程圖。圖13是本發明的實施例5中，示出的圖11-1、圖11-2的調整 信息的邏輯值的圖。圖14是本發明的實施例5中，示出的圖11-1、圖11-2的冗余 有效/無效信息的邏輯值的圖。圖15是本發明的實施例7中，示出的圖1以及圖5中的內置電 源電路9內設置的參考電流調整值自動最優化電路的概要結構圖。圖16是使用圖8和圖15的參考電流調整值自動最優化電路，電 源接通時序時的動作波形圖。圖17是本發明的實施例9中，對存儲圖1和圖8的修正、冗余 信息的存儲區域的寫入時的動作波形圖。圖18時本發明實施例10中，圖1的調整用端子的概要結構圖。
具體實施方式
EPROM等的半導體非易失性存儲器包括存儲器陣列部、多個存 儲區域、時序電路、寫入讀出部、鎖存電路部、以及選擇驅動部。在上述存儲器陣列部中，配置了多個第l非易失性存儲單元。上 述多個存儲區域分別具有多個第2非易失性存儲單元，該多個第2非 易失性存儲單元配置于上述存儲器陣列部中、存放著相同的規定信息。 當接通電源時，上述時序電路以規定的定時產生存儲地址、鎖存選擇 信號、以及控制信號。上述寫入讀出部根據上述存儲地址和上述控制信號，對上述存儲 器陣列部和上述存儲區域進行信息的寫入和讀出。上述鎖存電路根據上述鎖存選擇信號，對由上述寫入讀出部所讀出的上述規定信息進行 鎖存。上述選擇驅動部根據上述存儲地址和鎖存于上述鎖存電路中的 上述規定信息，選擇上述第1和第2非易失性存儲單元，并對其施加 規定電壓來驅動。實施例1(圖l、圖2的半導體非易失性存儲器的整體結構) 圖l是本發明實施例1的半導體非易失性存儲器的一個例子的概 要結構圖，圖2是圖1的半導體非易失性存儲器的布局例的平面圖。該半導體非易失性存儲器是例如作為EPROM的一種的、在存儲 單元內具有浮柵結構的所謂P2ROM (產品可編程只讀存儲器，沖電 氣工業的注冊商標)，在存儲器芯片1大致中央的部分上設置有以矩 陣狀配置了多個存儲單元2a的、作為用戶數據存放區域的存儲器陣列 部2。在存儲器陣列部2的規定位置上，以規定間隔設置有多個存放 修正、冗余信息的存儲區域(例如2個)3A、 3B。存儲單元2a由能夠利用電氣的方法在浮柵中積累電荷的結構的 MOS晶體管構成，利用紫外線或施加電壓等進行電荷的擦除。存儲單 元2a的漏極和源極分別與一對位線BL相連接，對該存儲單元的信息 寫入是通過在擦除全部單元后，使用作為地址線的字線WL來選擇性 地對存儲單元2a的浮柵積累電荷而進行的。 一次所積累的電荷，即使
切斷電源都會被保持，直到下一次被擦除為止。在存儲器陣列部2的周邊設置有輸入/輸出(以下，稱為"I/0") 焊盤部4A、 4B、時序電路5、模式控制邏輯電路6、數據鎖存部7、 鎖存電路8A、 8B、內置電源電路9、字線補救電路10、字譯碼器驅 動器11、 SS譯碼器驅動器12、 DS譯碼器驅動器13、位線補救電路 14、位譯碼器15、寫入電路16、讀出放大部17、以及切換電路18等。 這里，由I/O焊盤部4B、數據鎖存部7、寫入電路16、讀出放大部 17以及切換電路18構成寫入讀出部。另外，由內置電源電路9、字線 補救電路10、字譯碼器驅動器11、 SS譯碼器驅動器12、 DS譯碼器 驅動器13、位線補救電路14、以及位譯碼器15構成選擇驅動部。I/O焊盤部4A是輸入電源電壓VCC、 VCC2、接地電壓VSS， 存儲地址Ax(x為正整數)、芯片使能信號CEB、以及輸出使能信號 OEB等的端子部。I/O焊盤部4B是進行輸入數據DIx的輸入和輸出 數據DOx的輸出的端子部。時序電路5是輸入電源電壓VCC、存儲 地址Ax、輸入數據DIx、存儲器讀出數據DO等并在存儲器芯片內產 生各種信號(例如鎖存選擇信號S5a、存儲地址AD、以及輸入輸出數 據DIO等)的電路。模式控制邏輯電路6是輸入存儲地址AD、上電 信號POWON以及輸入輸出數據DIO等并輸出模式控制信號S6a、 S6b 的電路。數據鎖存電路7包括根據存儲地址AD和控制信號S6a來鎖 存輸入數據DIx和輸出數據DOx (即存儲器讀出數據DO )的數據鎖 存電路7a、糾錯電路(以下，稱為"ECC電路")7b、和邏輯電路7c。鎖存電路8A、 8B是根據鎖存選擇信號S5a和輸入輸出數據DIO 來鎖存修正、冗余信息的電路。內置電源電路9是根據鎖存電路8A、 8B的輸出信號來輸出多個驅動電壓的電路。字線補救電路10是根據 存儲地址AD和鎖存電路8A、 8B的輸出信號對字線WL進行補救的 電路。字譯碼器驅動器11是對字線補救電路10的輸出信號進行譯碼 并驅動字線WL的電路。SS譯碼器驅動器12是對字線補救電路10 的輸出信號進行譯碼并驅動源極選擇晶體管的柵極線SS的電路。DS 譯碼器驅動器13是對字線補救電路10的輸出信號進行譯碼并驅動漏
極選擇晶體管的柵極線DS的電路。另外，位線補救電路14是根據存儲地址AD和鎖存電路8A、 8B 的輸出信號來對位線BL進行補救的電路。位譯碼器15是對位線補救 電路14的輸出信號進行譯碼的電路。寫入電路16是根據存儲地址AD 和控制信號S6a來寫入輸入數據DIx的電路。讀出放大部17是根據 存儲地址AD和控制信號S6b來放大存儲器讀出數據DO的電路。切 換電路18是對存儲器陣列部2和存儲區域3A、 3B進行寫入和讀出數 據的切換的電路。(圖l、圖2的半導體非易失性存儲器的整體的動作) 修正、冗余信息是通過例如半導體制造廠商設定測試模式、指定存儲地址Ax來選擇存儲區域3A、 3B并進行寫入、檢驗(驗證)，在向用戶出貨前存放的。即，將存儲地址Ax輸入到I/O焊盤部4A，同時將作為輸入數據DIx的修正、冗余信號輸入到1/0焊盤部4B，利用模式控制邏輯電路6設定測試模式。之后，將修正、冗余信息的輸入數據DIx輸入到I/O焊盤部4B，并鎖存在數據鎖存電路7a中。另外，存儲地址Ax經I/0焊盤部4A輸入到時序電路5中。從器11、 SS譯碼驅動器12以及DS譯碼驅動器13譯碼，來選擇存儲區 域3A、 3B的字線WL、源極線SL以及漏極線DL;同時，該時序電 路5輸出的存儲地址AD經位線補救電路14由位譯碼器15譯碼，來 選擇存儲區域3A、 3B的位線BL,據此，選擇存儲區域3A、 3B中的 存儲單元2a。由數據鎖存電路7a鎖存的修正、冗余信息的輸入數據DIx經寫 入電路16以及切換電路18而被存放在存儲區域3A、 3B中被選擇的 存儲單元2a中。例如，如果用戶對存儲器芯片1施加(接通)電源電壓VCC、 VCC2，當該電源接通時，時序電路5工作，從該時序電路5自動輸
出存儲區域3A、 3B的地址AD，并由模式控制邏輯電路6設定讀出動 作模式。根據自動輸出的地址AD，對存儲區域3A、 3B內的存儲單元 2a進行選擇，將存儲于該存儲單元2a中的修正、冗余信息經切換電 路18和讀出放大部17，讀出到數據鎖存電路7a。由數據鎖存電路7a讀出的修正、冗余信息被存放在由時序電路5 產生的鎖存選擇信號S5a所選擇的鎖存電路8A、 8B中。在全部的修 正、冗余信號存儲于鎖存電路8A、 8B之后，利用模式控制邏輯電路 6的讀出動作模式自動結束，可以對存儲器陣列部2進行通常的存儲 器動作。存放在鎖存電路8A、 8B中的修正、冗余信息在存儲器芯片 1接通電源的期間內保持，并提供給內置電源電路9、字線補救電路 10和位線補救電路14。(圖3、圖4的存儲區域3A、 3B的結構)圖3是圖2的存儲區域3A或3B的圖案例的概要平面圖，示出 了將存儲區域3A或3B作為一根字線WL的情況的詳細圖案例。圖3的縱向是位線BL的方向，在橫向的大致中央的位置上，設 置為了用于存儲修正、冗余信息用存儲單元2a的1根修正、冗余信息 存儲字線WL。在與該字線WL平行的上、下對稱位置上，分別配置 多根虛設字線DWL、多根源極選擇晶體管的柵極線SS、和多根漏極 選擇晶體管的柵極線DS。在本實施例1中，修正、冗余信息重復相同的信息并存放在2個 存儲區域3A、 3B中。對于存儲修正、冗余信息的字線WL，設置源 極選擇、漏極選擇的晶體管柵極線SS、 DS,寫入或擦除時的施加電 壓可以由存放用戶數據等其他信息的字線WL來獨立地控制。另外， 在重復存儲相同的信息時，不使用相同的字線WL或相鄰的字線WL， 而是準備如圖3的結構的圖2中的存儲區域3A、 3B那樣的2個地方 來存放。圖4示出對應于圖3、圖2的存儲區域3A或3B的構成例的概要 電路圖。
在橫向上，設置1根修正、冗余信息存儲字線WL，并配置多根 與該字線WL正交的主位線BLx。在1根位線WL與各次位線SBLnx (n, x為正整數)對的交叉位置上，分別配置存儲單元2a;這些存儲 單元2a的柵極與字線WL相連接，漏極與源極分別與次位線SBLnx 相連接。各次位線SBLnx的上端經各漏極選擇晶體管2b而被施加了漏極 電壓CDV;各次位線SBLnx的下端經各源極選擇晶體管2c與主位線 BLx相連接。各漏極選擇晶體管2b利用施加在分別與其各柵極相連 接的柵極線DC上的電壓而進行導通/截止操作。同樣地，各源極選擇 晶體管2c利用施加在分別與其各柵極相連的柵極線SS上的電壓來進 行導通/截止操作。(圖1~圖4的存儲區域3A、 3B的動作)如上所述，在圖1的存儲器芯片1的電源接通時，從時序電路5 自動地輸出存儲區域3A、 3B的存儲地址AD，并利用模式控制邏輯電 路6設定讀出動作模式。根據自動輸出的存儲地址AD來選擇存儲區 域3A、 3B內的存儲單元2a，將存放在該存儲單元2a中的修正、冗 余信息經切換電路18和讀出放大部17讀出到數據鎖存電路7a中。在這樣的電源接通時的讀出動作時，交替地選擇2個存儲區域 3A、 3B，用時序電路5內的判斷電路對是否正確地讀出了所寫入的信 息進行判斷，并將判斷結果為良好的存儲區域3A、 3B中的修正、冗 余信息讀出。(實施例l的效果) 根據本實施例l，由于重復相同的修正、冗余信息并存放在2個 存儲區域3A、 3B中，因此能夠提高存放修正、冗余信息的存儲區域 3A、 3B的可靠性。由于僅以存放修正、冗余信息的存儲區域3A、 3B 構成存儲器模塊，因此所存放的修正、冗余信息，既不會在電擦除其 他的存儲器陣列部2的同時被擦除，也不會受到干擾(損害)，而可
以使測試變得容易，同時可以提高存儲區域3A、 3B的可靠性。另夕卜， 如圖2所示，2個存儲區域3A、 3B以規定的間隔而隔開配置，兩者 不相鄰，因此能夠避免由于改寫時的高電壓或灰塵附著等原因所產生 的線間短路的不合格。實施例2(實施例2的結構)圖5是本發明的實施例2中圖1的內置電源電路9的一個例子的 概要結構圖。該內置電源電路9是在讀出動作中所使用的電源電路，包括產 生參考電壓VREF的參考電壓產生電路20;提供將提供給存儲器芯片 1的電源電壓VCC分壓了的輸出電壓的、由分壓電阻構成的電源電壓 分壓電路21A、 21B、 21C;利用上電信號POWON進行導通/截止動 作，并^f吏電流流過電源電壓分壓電路21A、21B、21C的N溝道型MOS 晶體管(以下，稱為"NMOS，， )22A、22B、22C;根據上電信號POWON， 在電源接通時選擇電源電壓分壓電路21A、 21B、 21C的輸出電壓、 而在通常讀出動作時選擇由修正信號TM所選擇的電壓節點N27C的 電壓或參考電壓VREF的切換電路23A、 23B、 23C;根據上電信號 POWON,在電源接通時選擇與修正信號TM無關的、所選擇的電壓 節點N26A、 N26B、 N26D，而在讀出動作時選擇由修正信號TM所選 擇的電壓節點N27A、 N27B、 N27D的切換電路24A、 24B、 24C。另外，在內置電源電路9中，還包括使切換電路24A的輸出電 壓(即向字線譯碼器驅動器11提供的字電壓VCW )跟隨切換電路23A 的輸出電壓的運算放大器25A;使切換電路24B的輸出電壓(即、提 供給DS譯碼器驅動器13的輸出電壓CDV )跟隨切換電路23B的輸 出電壓的運算放大器25B;輸入參考電壓VREF并輸出穩壓了的參考 電壓VREF，的運算放大器25C;輸入切換電路23C的輸出電壓并輸出 穩壓了的電壓的運算放大器25D;將字電壓VCW與接地電壓VSS間 的電壓分壓、并從節點N26A等輸出分壓電壓的電阻分壓電路26A;
將漏極電壓CDV與接地電壓VSS間的電壓分壓、并從電壓節點N26B 等輸出分壓電壓的電阻分壓電路26B;將運算放大器25C的輸出電壓 與接地電壓VSS之間的電壓分壓的電阻分壓電路26C;以及將運算放 大器25D的反相輸入端子的電壓分壓、并從節點N26D等輸出分壓電 壓的電阻分壓電路26D。作為其他的電路，包括根據修正信號TM選擇電阻分壓電路 26A的期望輸出電壓，并通過電壓節點N27A提供給切換電路24A的 選擇電路27A;根據調整信號TM選擇電阻分壓電路26C的期望電壓， 并通過電壓節點N27C提供給切換電路23B的選擇電路27C;根據調 整信號TM選擇電阻分壓電路26D的期望輸出電壓，并通過電壓節點 27D提供給切換電路24C的選擇電路27D;由利用運算放大器25D的 輸出電壓進行柵極控制以流過固定的電源電流的p溝道型MOS晶體 管(以下稱為"PMOS")構成的電流源28A;和由對于該電流源28A 連接為電流鏡的、對于參考位線BLD流過固定的參考電流IREF的 PMOS所構成的參考電流源28B。與輸出字電壓VCW的運算放大器25A的輸出端子相連接的字線 譯碼器驅動器11是對存儲地址Ax進行譯碼并根據該譯碼的結果來驅 動字電壓VCW并提供給存儲單元2a的柵極的電路。與輸出漏極電壓 CDV的運算放大器25B的輸出端子相連接的DS譯碼器驅動器13是 對存儲地址Ax進行譯碼并根據該譯碼結果來驅動漏極電壓CDV并提 供給存儲單元2a的漏極的電路。該存儲單元2a的源極雖然未在圖5 中示出，但是通過圖1的SS譯碼器驅動器12與讀出放大部17相連 接。讀出放大部17是放大由參考位線BLD所提供的參考電流IREF 與存儲單元2a的源極側的讀出電流之間的差值，并將放大的讀出電壓 輸出給數據鎖存電路7a的電路。(實施例2的動作)在接通電源時從存儲區域3A、 3B讀出修正、冗余信息時，與通 常的讀出動作不同，必須使用修正前的狀態的內置電源電路9來讀出。 因此，由于構成內置電源電路9、尤其是參考電壓產生電路20的元件 的偏差，使在讀出(檢出)施加在存儲單元2a上的電壓或存儲單元電 流時所使用的參考電流IREF的偏差變大。在為了保證可靠性而確定 存儲單元2a的施加電壓的上限的情況下，由于上述元件的偏差而4吏在 最壞條件下對存儲單元2a施加的電壓變得非常小，不能保證讀出動作 中所需要的存儲單元電流。同樣地，由于使用參考電壓產生電路20 的參考電流源28B的偏差也較大，使讀出動作變得困難。因此，在本實施例2中，在讀出修正、冗余信息時，使用電源電 壓分壓電路21A、 21B、 21C，將由修正信號TM所選擇的內置電源控 制總線從通常的讀出動作時的總線(即、參考電壓VREF—切換電路 23A—運算放大器25A的通路，參考電壓VREF—運算放大器25C— 電阻分壓電路26C—選擇電路27C—切換電路23B—運算放大器25B 的通路，參考電壓VREF—切換電路23C—運算放大器25D的通路) 切換到專用控制總線(即、電源電壓分壓電路21A、 21B、 21C—切換 電路23A、 23B、 23C—運算放大器25A、 25B、 25D的通路)。據此， 可以將對存儲單元2a施加的電壓的偏差減小至電源電壓VCC的分壓 的偏差范圍內。另外，也能夠減小參考電流源28B中由參考電壓產生 電路20引起的偏差。(實施例2的效果)根據本實施例2，通過保證接通電源時的存儲單元電流和減小參 考電流IREF的偏差，使可靠的修正、冗余信息的讀出成為可能。(實施例2的變更例)(1) 電源電壓分壓電路21A、 21B、 21C可以共用。這樣，能夠 減小電路面積。(2) 圖6是圖5的電源電壓分割電路21A、 21B、 21C的變更例 的電源電壓分壓電路的電路圖。該電源電壓分壓電路21包括代替分壓 電阻的多個連接為二極管的PMOS 21a、 21b、 21c;和柵極由上電信 號POWON控制的NMOS 22D,它們串聯連接在電源電壓VCC端子 與接地電壓VSS端子之間。如果使用這樣的電源電壓分壓電路，則能 夠減小電路面積。實施例3圖7是本發明實施例3的圖1中的二值存儲單元的信息存儲例的 示意圖。在本實施例3中，在存儲器陣列部2中使用了在1個存儲單元2a 中存儲2位(bit)的二值存儲單元(以下，用符號"2a-2"表示)，而 在存放修正、冗余信息的區域3A、 3B中，使用了在l個存儲單元2a 中存儲1位的存儲單元(以下，用符號"2a-l，，表示)。圖7是在1個 存儲單元2a中記憶2位的存儲單元2a-2的例子。在存儲單元2a中，例如，在以ND作為浮柵的左側的電荷積累 節點、以NS作為浮柵右側的電荷積累節點的情況下，在二值存儲單 元2a-2中，根據對于左右的電荷積累節點ND、 NS的電荷的有無，可 以取4個邏輯存儲狀態(1, 1) 、 (0， 1) 、 (1， 0) 、 (0， 0)。 根據讀出時施加在漏極-源極上的電壓方向，讀出各個位。當讀出一 個位時，即邏輯值相同，與另一位對應的電荷積累節點ND或NS沒 有電荷的情況的存儲單元電流較大。如實施例2所說明的那樣，在讀出接通電源時的修正、冗余信息 時，由于作為調整前的狀態內置電源電路9的偏差，因此最壞條件下 對存儲單元2a所施加的電壓變低。其結果，讀出動作所必須的未寫入 狀態(即、邏輯值l)的存儲單元電流不能得到充分保證。因此，在本實施例3中，如圖4所示，存放修正、冗余信息的存 儲單元2a-l成為僅使用一側的電荷積累節點(例如，NS)，而不使 用另一側的電荷積累節點ND (即、邏輯值l)的未寫入狀態。如此， 在讀出接通電源時的修正、冗余信息時，能夠保證邏輯值l的存儲單 元電流，使可靠的讀出成為可能。另一方面，修正、冗余信息通常是， 即使在1個存儲單元2a-l中記憶1位的情況下也足以存放于1根字線WL中的位數，因此沒有面積開銷。在本實施例3中，在使上述不使用的電荷積累節點ND邏輯值O 時，可以成為存儲邏輯值O的寫入狀態、即圖7的存儲邏輯值(0，0)。 從而能夠減小寫入狀態(即、邏輯值0)的存儲單元截止電流，并改 善讀出余量。在本實施例3中，雖然對l個存儲單元2a中存儲2位的存儲單 元2a-2進行了說明，但使用存儲大于等于4位的多值存儲單元的情況 也可以獲得大致相同的作用效果。實施例4圖8是本發明的實施例4的圖1中的時序電路5的一個例子的概 要結構圖。該時序電路5是分別從I/O焊盤部4A、 4B中的電源焊盤4a輸 入電源電壓VCC、從地址焊盤4b輸入存儲地址Ax、以及從數據輸入 焊盤4c輸入輸入數據DIx，同時從數據鎖存電路7a輸入存儲器讀出 數據DO來進行規定的時序動作，輸出存儲地址AD、鎖存選擇信號 S5a、以及輸入輸出數據DIO等的電路。時序電路5包括與電源焊盤4a相連接的上電電路30;與該上 電電路30相連接的振蕩電路31、計數器32、以及輸出停止裝置(例 如選擇電路)33;與計數器32的輸出側相連接的譯碼器34;與上電 電路30、數據輸入焊盤4c和數據鎖存電路7a相連接的輸出停止裝置 (例如選擇電路)35;與計數器32和數據鎖存電路7a相連接的判斷 單元(例如復制判斷電路)36，以及與選擇電路35和上電電路30相 連接的判斷單元(例如校驗和(checksum)判斷電路)37。上電電路30是這樣的電路當由電源焊盤4a輸入電源電壓VCC 時，上電信號POWON有效(例如為邏輯"H")并施加于振蕩電路31、 計數器32以及選擇電路33、 35;當從校驗和判斷電路37施加校驗和 判斷一致信號S37時，則使上電信號POWON無效(例如為邏輯"L")。 與其輸出側相連接的振蕩電路31根據上電信號POWON的"H"以規 定的頻率振蕩、輸出時鐘信號CLK并施加給計數器32。計數器32根 據上電信號POWON的"H，，來對時鐘信號CLK的脈沖數進行計數， 并輸出內部產生地址Ax一in、復制判斷時刻信號S32a、以及和運算、 判斷定時信號S32b，并分別施加給選擇電路33、譯碼器34、復制判 斷電路36以及校驗和判斷電路37。選擇電路33是這樣的電路當上電信號POWON變為"H"時， 選擇從計數器32輸出的內部產生地址Ax一in;當上電信號POWON 變為"L"時，選擇從地址焊盤4b輸入的存儲地址Ax，然后以該選擇 結果作為存儲地址AD并輸出。譯碼器34從地址焊盤4b輸入的存儲 地址Ax或從計數器32輸出的內部產生地址Ax_in進行譯碼以輸出鎖 存選擇信號S5a。選擇電路35是這樣的電路當上電電路30提供上 電信號POWON的"H"時，選擇從數據鎖存電路7a提供的存儲器讀 出數據DO;當上電信號POWON變為"L"，選擇從數據輸入焊盤4c 輸入的輸入數據DIx，并以該選擇結果作為輸入輸出數據DIO來輸出。復制判斷電路36是這樣的電路根據來自計數器32的復制判斷 定時信號S32a，對從數據鎖存電路7a提供的存儲器讀出數據DO是 否與復制(復制數據) 一致進行判斷； 一致時輸出復制判斷一致信號 S36并提供給計數器32。校驗和判斷電路37是這樣的電路根據來自 計數器32的和運算、判斷時刻信號S32b，對于從選擇電路35提供的 輸入輸出教據DIO進行是否與校驗和(合計) 一致的判斷，當 一致時 輸出校驗和判斷一致信號S37并提供給上電電路30。(實施例4的動作)圖9是圖8的時序電路5的接通電源時的修正、冗余信息的讀出 動作流程圖。圖IO是圖8的時序電路5的接通電源時的電源電壓VCC 的波形例的圖，橫軸為時間，縱軸為電源電壓VCC的電平.另外， 圖11-1、圖11-2為圖1的存儲區域3A、 3B的存放修正、冗余信息的 存儲地址與數據的分配例的圖。在圖9的流程圖中，當從圖8的電源焊盤4a投入電源電壓VCC (步驟ST1)時，電源電壓VCC的電平上升，利用上電電路30檢測 電源電壓VCC的電平變為大于等于存儲器芯片1的邏輯電路能夠動 作的電壓時，則上電信號POWON變為"H"(步驟ST2)。然后，通 過位線BL以及讀出放大部17讀出預先確定了邏輯值并寫入在存儲器 陣列部2中的數據(即、復制數據)，將該存儲器讀出數據DO鎖存 在數據鎖存電路7a中(步驟ST3)。復制數據包含O、 l兩種的多個 邏輯值，優選地分散配置于存儲器陣列整個區域內。復制數據的例子如圖11所示。在圖11中，例如，在同時讀出128 位的頁模式的16輸出的存儲器芯片l上，將復制數據寫入到存放修正、 冗余信息的存儲區域3A、 3B中。由于將上述數據寫入到對應于存儲 器芯片1的數據輸入輸出端子D0-D15的存儲單元2a中，因此0、 1 兩種邏輯值在字線WL的方向上平均分配。在圖9的步驟ST3中讀出的復制數據由對于預先對應于復制數據判斷(步驟ST4)。如果沒有正確讀出全部位(NG)，則進行再次讀 出的動作。如果確認正確讀出了全部位(OK)，則從存儲區域3A、 3B經位線BL、讀出放大部17以及數據鎖存電路7a讀出修正、冗余 信息(步驟ST5 ),并將該讀出的數據存放在鎖存電路8A、 8B中(步 驟ST6)。如果修正、冗余信息全部讀出，則通過選擇電路35、并利 用校驗和判斷電路37，進行如下所述的校驗和判斷(步驟ST7)。在校驗和判斷中，預先將修正、冗余信息的邏輯值之和寫入到存 儲單元2a中。在接通電源時的修正、冗余信息的讀出開始之后，每次 讀出時進行信息的邏輯值的加法運算。在讀出了全部信息和上述和的 信息后，利用校驗和判斷電路37進行運算結果與和是否一致的判斷。 參照圖11-1、圖11-2說明上述校驗和判斷的例子。在圖11-1、圖11-2的例子中，分別對應于數據輸入輸出端子 D0 D15的16個1位加法運算電路內置在校驗和判斷電路37中。使 用校驗和數據區域存放和的信息。即，在檢驗和數據中，對于，將修 正、冗余信息與校驗和數據本身的邏輯值的總和以使該總和為偶數的
方式預先寫入每個對應于數據輸入輸出端子D0 D15的區域內。在修 正、冗余信息的讀出開始后，直到校驗和數據讀出為止，在數據讀出 的同時進行l位加法運算。讀出結束后，如果16個運算電路的運算結 果不全部為0(NG)，則運算電路清除，再次進行修正、冗余信息的 讀出動作。如果全部運算結果為0 (OK)，由校驗和判斷電路37產 生校驗和判斷一致信號，結束校驗和判斷期間。上面雖然以和為偶數 作為判斷基準，但也可以以奇數作為判斷基準。當圖9的步驟ST7中的校驗和判斷期間結束(OK)時，根據由 校驗和電路37產生的校驗和判斷一致信號S37,上電信號POWON 變為無效"L"(步驟ST8),接通電源時的修正、冗余信息讀出動作 結束，然后轉移到正常的動作(步驟ST9)。在圖9的一系列動作期間，從存儲器芯片外部向芯片輸入端子的 輸入變為無效(例如，圖8的地址焊盤4b以及數據數據焊盤4c由選 擇電路33、 35變為非選擇狀態)，并禁止向存儲器芯片的輸出端子的 輸出。另外，對于寫入復制數據、校驗和數據之前的存儲器芯片1， 由于接通電源時變為無限循環，因此設置了能夠強制結束的措施。(實施例4的效果)如圖10所示，在接通電源時利用由VCC本身驅動的上電電路 30來檢測由存儲器芯片的規格所決定的電源電壓VCC的下限電壓在 原理上是不行的。另外，上電電路30的檢測電平L30由于元件的偏 差、溫度偏差、電源電壓VCC的偏差在大范圍內變動。因此，為了 在接通電源接通時讀出修正、冗余信息，必須設置在與電源電壓VCC 的規格范圍不同的、考慮了以上的變動范圍的低的電源電壓VCC下 也能讀出電路；尤其在存在對保證存儲單元2a的施加電壓的電流的約 束的情況下，設計變得困難。根據本實施例4，由于通過讀出復制數據能夠保證讀出，所以可 以在存儲器芯片的規格所決定的電源電壓VCC的范圍內設置讀出電 路.如果是與修正無關的電路，可以使用通常的動作下使用的電路，
沒有面積開銷，容易設計。在對于電源電壓vcc的上升速度、上升波形，存儲芯片的規格 無法規定的情況下，電源電壓VCC如圖10的波形VCC-1所示，假設復制數據判斷一致之后，修正、冗余信息的讀出過程中電壓下降的情況(復制判斷不保證期間H36)。根據本實施例4，通過設置校驗 和判斷，能夠避免電壓下降中數據被誤讀出的情況。另外，在電源電 壓VCC的電壓如圖IO的波形VCC-2所示，是將上電電路30的檢測 電平L30分壓的情況下，從上電信號POWON的發生開始重新進行再 次動作。(實施例4的變更例)圖12是在圖8的時序電路5中接通電源時的修正、冗余信息的 讀出動作的變更例的流程圖，與圖9中的部分相同的部分用相同的符 號表示。在實施例4中，如圖12的流程圖所示，可以省略復制判斷處理 (步驟ST3、 ST4)。通過測試時進行的復制數據的寫入時間、和復 制判斷電路36的消除，能夠消減電路面積。但是，為了提升讀出數據 的可靠性，需要大于等于在圖8中說明的例子的高位的加法運算電路 和判斷電路。實施例5圖13示出在本發明的實施例5的圖11-1、圖11-2的修正信息的 邏輯值的圖。圖14示出在本發明的實施例5中、圖11-1、圖ll-2的 冗余有效/無效信息的邏輯值的圖。在圖11-1、圖ll-2中，讀出漏極電壓CDV、讀出字電壓VCW、 參考電流IREF的修正信息的存放區域由4處的數據存儲區域和2位 的區域指定位構成。冗余信息區域由1處的冗余地址與2位的地址有 效/無效位構成。在接通電源時的調整信息讀出時，利用一個區域指定位A，指定
數據存放區域的位線地址。如圖13所示，對于屬于所指定的位線地址 的2個數據，指定另一個區域指定位B并像圖13所示那樣確定邏輯 值，并存儲在鎖存電路8A、 8B中。另外，在該例中，假定未寫入數 據狀態的存儲單元2a的讀出邏輯值為1，鎖存電路8A、 8B的存儲值 為存儲單元2a的讀出邏輯值的取反值。根據本實施例5,通過如圖13所示的寫入，能夠不進行擦除動作， 而僅以寫入動作來改變修正邏輯值。無須對于屬于1個位線地址的2 個區域的最少2次、在使用4個位置的數據存放區域的最少4次的擦 除動作，就能夠改變修正邏輯值。對于數據存放區域的存儲單元2a 發生缺陷的情況，可以通過使用其他區域來代替。由于如果對存儲修 正、冗余信息的存儲單元進行一次的擦除動作，其他區域、尤其是在 實施例l中的其他的修正、冗余信息的整個區域也同時被擦除，因此 需要數據的再次寫入，從而引起測試時間的增加與存儲單元2a的可靠 性的低下，但利用本實施例5則能夠避免。在接通電源時的冗余地址有效/無效信息的讀出時，如圖14所示， 合成2位的讀出數據的邏輯值，確定對應的冗余地址的有效/無效的邏 輯值，并存放在鎖存電路8A、 8B中。根據本實施例5，通過進行如圖14所示的寫入，不進行擦除動作， 能夠僅在寫入動作時使冗余地址有效，之后變為無效。在測試工序中， 在一次變為有效的冗余地址不適當的情況下，由于能夠不需擦除動作 而再次成為無效，因此與上述修正的情況相同，能夠避免測試時間的 增加與存儲單元2a的可靠性的降低。根據圖11-1、圖11-2的例子，如實施例5中說明的那樣，由于 對各數據數據輸入輸出端子的每個進行1位的加法運算，因此由1位 所提供的校驗和數據區域能夠保證8位。如上所述，在改變修正、冗 余信息區域的邏輯值的情況下，雖然必須同步改寫校驗和數據區域， 但如本例一樣，通過將1位加法運算判斷與多位的校驗和數據位相結 合，能夠無需擦除動作而僅以寫入動作進行改寫。 實施例6參照圖2以及圖11-1、圖11-2，對本發明的實施例6進行說明。在圖2示出的存儲器芯片1的布局例中，存放字線冗余地址信息 的鎖存電路8B與字線補救電路10相鄰地配置在存儲器陣列部2的上 部，存放字線冗余地址信息的鎖存電路8A與位線補救電路14相鄰地 配置在存儲器陣列部2的下部。根椐圖11-1、圖11-2的冗余信息數據的存放例，冗余地址存放 鎖存電路的輸出信號線為380根。另一方面，向鎖存電路輸入數據的 布線最多為14根即可。因此，利用上述配置，能夠大大消減布線面積。如此，根據本實施例6，通過將存放修正、冗余信息的鎖存電路 8A、 8B與使用其輸出信號的電路10、 14相鄰地配置，能夠削減鎖存 電路8A、 8B的輸出信號的布線面積，避免芯片面積的增大。實施例7(實施例7的結構)圖15示出在本發明的實施例7中設置在圖1以及圖5的內置電 源電路9內的參考電流修正值自動優化電路的一個例子的概要結構 圖。參考電流修正值自動優化電路包括圖5的運算放大器25D、電阻 分壓電路26D、由PMOS組成的電流源28A、以及由PMOS組成的 參考電流源28B、替代圖5的選擇電路27D而設置的選擇電路27E、 新設置的、產生提供給該選擇電路27E的修正信號TM的切換電路 23D。切換電路23D根據接通電源時的上電信號POWON的"H"來選 擇時序電路5的輸出信號，當接通電源后的上電信號POWON變為"L，， 時選擇修正、冗余信息的鎖存電路8A、 8B的輸出信號，將作為該選 擇結果的修正信號TM提供給選擇電路27E。選擇電路27E是用于通 過輸出對應于修正信號TM的編碼fhM)h來改變與接地電壓VSS相連 接的電阻分壓電路26D的分壓電壓，據此選擇用來確定參考電流IREF
的修正值的電路。在電阻分壓電路26D中，例如，以電阻為最短(即、 參考電流最大)的修正值為4位編碼0h、電阻為最長(即、參考電流 最小)的修正值為4位編碼fh來進行分配。(實施例7的動作)圖16是使用圖8及圖15的參考電流修正值自動優化電路的接通 電源時序時的動作波形的示例圖，它與圖9的流程圖的動作相對應。當接通電源電壓VCC時，電源電壓VCC的電平上升，在時序 電路5中，上電信號POWON變為"H"，產生芯片選擇信號CEBjn、 輸出使能信號OEB一in、字線選擇地址AWLx一in以及位線選擇地址 ABLX一in。根據字線選擇地址AWLx—in以及位線選擇地址ABLx—in,將預 先寫入于存儲器陣列部2內的復制數據讀出。利用在時序電路5內、 每次tACC時刻所產生的判斷時刻信號，對所讀出的復制數據進行其 邏輯值是否被正確讀出的判斷。如果沒有正確讀出全部位，則再次進 行讀出動作。在復制判斷期間，由時序電路5產生在實施例1中說明的字線選 擇地址AWLxJn、和參考電流修正值(修正信號TM)，并在每次讀 出時變化同時進行判斷。修正信號TM經切換電路23D提供給內置電 源電路9內的選擇電路27E等。選擇電路27E根據修正信號TM依次 選擇編碼Oh fh，從而使電阻分壓電路26D的分壓電壓改變。根據該 分壓電壓，流過參考位線BLD的參考電流IREF改變，從而對提供給 讀出放大部17的參考電壓VREF進行修正。在圖16的例子中，參考 電流修正值從參考電流大的編碼Oh變化到參考電流小的編碼fh。如果確認了正確讀出了所有位(OK)，則從存儲區域3A、 3B 讀出修正、冗余信息(數據1~7，以及校驗和數據)，將該讀出的數 據1~7以及校驗和數據存放在圖1的鎖存電路8A、 8B中。當全部的 修正、冗余信息(數據1~7，以及校驗和數據)被讀出時，進行校驗 和判斷。
當校驗和判斷期間結束時(OK),時序電路5內的上電信號 POWON變為"L"，對接通電源時的修正、冗余信息的讀出動作結束， 之后轉移到正常的動作。(實施例7的效果)根據本實施例7，對每個存儲器芯片，均能夠自動地確定可讀出 的條件并讀出修正、冗余信息，而不論元件偏差、存儲器特性偏差、 或者接通電源時的溫度偏差如何。另外，在圖16的動作例中，使參考電流修正值(修正信號TM) 從參考電流IREF大的編碼0h改變到參考電流IREF小的編碼fh。由 于在接通電源時，通常電源電壓VCC為增大的方向，尤其在使用實 施例2中說明的圖5的電源電壓分壓電路21C的情況下，在時間經過 的同時施加在存儲單元2a上的電壓為增大的方向。因此，存在以下問 題，即在參考電流IREF從小到大的過程中所讀出的修正值中，電源 電壓VCC增大后，寫入邏輯值0的存儲單元2a的截止電流超過參考 電流IREF，有不能讀出的危險。本實施例7可以避免這樣的問題。實施例8參照圖16的動作波形圖，對本發明的實施例8進行說明。 存儲修正、冗余信息的圖1的存儲區域3A、 3B的讀出訪問時間 表示為從圖1的時序電路5的內部地址(AWLxjn， ABLxjn)的產 生開始到判斷定時信號(圖8的S32a)、或對修正、冗余信息鎖存電 路8A、 8B的傳送期間信號上升為止的時間tACC。在本實施例8中， 時間tACC與在通常的讀出動作中作為用戶規格所確定的訪問時間不 同，是較長的時間。根據本實施例8，如實施例2所說明的，即使在修正前的讀出動 作中所需要的存儲單元電流變小的情況下，也能夠保證讀出放大部17 的讀出動作中所需要的電壓差，能夠穩定地讀出修正、冗余信息。 實施例9參照圖17,對本發明的實施例9進行說明。圖17示出本發明的實施例9中對存放圖1以及圖8的修正、冗 余信息的存儲區域的寫入時的動作波形例。圖17示出同時寫入128 位的16位輸入輸出的存儲芯片1的動作。當輸出使能信號OEB從"H"下降為"L"時，由圖1的模式控制邏 輯電路6所輸出的控制信號(測試模式信號TEST )變為"H"，將數據 鎖存部7設定為測試模式，同時從時序電路5輸出位線選擇地址ABLx 以及鎖存信號S5a。在將用于向存儲區域3A、3B中寫入測試的輸入數據DIx每次16 位地分為8次輸入到存儲器芯片1的I/O部4B中之后，在芯片^^能 信號CEB為"L，，期間tpw，對存儲單元2a施加電壓并同時寫入128 位。本實施例9的特征為，在對存儲單元2a施加電壓之前，通過利 用從外部端子的數據輸入將用于測試的輸入數據DIx輸入到I/O焊盤 部4B，用鎖存選擇信號S5a將修正、冗余信息鎖存電路8A、 8B的存放值依次更新為0， 1, 2......7。當用于測試的輸入數據DIx輸入之后，通過停止對存儲單元2a施加電壓，能夠不對儲單元2a寫入地設定修 正、冗余信息。據此，無需存儲單元2a寫入時間以及電壓應力，也能 夠進行存儲器芯片1的測試。實施例10圖18是表示在本發明的實施例10中的、圖1的修正用端子的一 個例子的概要結構圖。在圖1的存儲器芯片1中，設置了 1/0焊盤部4B、數據鎖存部7、 圖5的內置電源電路9、以及多個焊盤(例如，焊盤電壓CDV焊盤 61、字電壓VCW焊盤62、參考電流監測用焊盤63)等，另外，在該 存儲器芯片1夕卜，連接了作為外部端子的多個的x個的數據DOx輸出 端子(例如，數據DOl輸出端子71、數據D02輸出端子72、數據 D03輸出端子73)等。1/0焊盤部4B包括多個的x個的數據DOx輸出焊盤(例如，數 據DOl輸出焊盤41、數據D02輸出焊盤42、數據D03輸出焊盤43 ) 等。在數據鎖存部7中，如圖l所示，設置有數據鎖存電路7a、 ECC 電路7b、以及邏輯電路7c，在這些電路7a、 7b、 7c的內部或外部， 設置有用于輸出數據的多個輸出電路51、 52、 53，和與該輸出側相連 接的多個切換電路54、 55、 56。該切換電路54~56的輸出側與數據 DOx輸出焊盤41 ~ 43、以及數據DOx輸出端子71 ~ 73相連接。在內部電源電路9內，如圖5所示，設置有由包含用于輸出漏 極電壓CDV的運算放大器25B的、并由與該運算放大器25B的輸入 側相連的多個電路組成的電壓產生部9A;包含用于輸出字電壓VCW 的運算放大器25A、并由與該運算放大器25A的輸入側相連的多個電 路組成的電壓產生部9B;以及包含用于輸出參考電流IREF的電流源 28A和參考電流源28B、并由與該電流源28A和參考電流源28B的輸 入側相連的多個電路組成的電流鏡電路部9C。這些電壓產生部9A、 電壓產生部9B、以及電流鏡電路部9C的輸出側節點N9A、 N9B、 N9C 分別與漏極電壓CDV焊盤61、字電壓VCW焊盤62以及參考電流監 測用焊盤63相連接，同時分別與切換電路54 ~ 56相連接。在切換電路54~56內，切換電路54是這樣的電路利用測試模 式信號TEST例如為"H"，選擇從電壓產生部9A輸出的漏極電壓 CDV，并向數據D01輸出焊盤41和數據D01輸出端子71輸出；利 用測試模式信號TEST為"L"，選擇輸出電路51的輸出信號、并向數 據DOl輸出焊盤41和數據DOl輸出端子71進行輸出。同樣，切換電路55是這樣的電路利用測試模式信號TEST為 "H"，選擇從電壓產生部9B輸出的字電壓VCW，并向數據D02輸出 焊盤42和數據D02輸出端子72輸出；利用測試模式信號TEST為 "L"，選擇輸出電路52的輸出信號、并向數據D02輸出焊盤42和數 據D02的輸出端子72進行輸出。切換電路55是這樣的電路利用測 試模式信號TEST為"H"，選擇電流鏡電路部9C所輸出的參考電流IREF ，并向數據D03輸出焊盤43和數據D03輸出端子73進行輸出； 利用測試模式信號為"L"，選擇輸出電路53的輸出信號，并向數據 D03輸出焊盤43和數據D03的輸出端子73進行輸出。根據這樣修正用端子結構，可以根據測試模式信號TEST用切換 電路54 ~ 56對作為電壓修正對象的內置電源電路9的輸出節點N9A、 N9B、 N9C的信號、與輸出電路51~53的輸出信號進行切換，并向數 據DOx輸出端子71 ~ 73輸出。在本實施例10中，雖然作為修正對象的輸出節點N9A、 N9B、 N9C的信號向數據DOx輸出端子71 ~ 73輸出，但也可以是不設置這 些數據DOx輸出端子71~73，而向在修正時不使用的地址端子等的 芯片輸入輸出端子進行輸出。據此，能夠不增加現有的芯片外部端子 數，而在組裝后修正內置電源電壓以及參考電流。
權利要求
1.一種半導體非易失性存儲器，其特征在于包括配置有多個第1非易失性存儲單元的存儲器陣列；配置于上述存儲器陣列內部、分別具有存儲相同的規定信息的多個第2非易失性存儲單元的多個存儲區域；接通電源時以規定的定時產生存儲地址、鎖存選擇信號、以及控制信號的時序電路；根據上述存儲地址以及上述控制信號，對于上述存儲器陣列部以及上述存儲區域進行信息的寫入與讀出的寫入讀出部；利用上述鎖存選擇信號，將由上述寫入讀出部讀出的上述規定信息進行鎖存的鎖存電路；和根據上述存儲地址以及上述鎖存電路中鎖存的上述規定信息，選擇上述第1以及第2非易失性存儲單元，并施加規定電壓來驅動的選擇驅動部。
2. 如權利要求l所述的半導體非易失性存儲器，其特征在于 上述存儲區域具有可以利用由上述選擇驅動部所控制的選擇晶體管，與上述存儲器陣列部分離并獨立地進行擦除動作以及寫入動作 的結構。
3. 如權利要求1或2所述的半導體非易失性存儲器，其特征在于上述多個存儲區域具有與設置在上述存儲區域的上述第2非易失 性半導體存儲單元直接相連的存儲單元選擇用字線或信息傳送用位線 為不相鄰的或不共用的結構。
4. 如權利要求l ~3中的任何一項所述的半導體非易失性存儲器， 其特征在于上述選擇驅動部具有內置電源電路，該內置電源電路根據上述鎖 存電路所鎖存的上述規定信息，在利用電源電壓接通電源時的讀出動 作中，以上述電源電壓或上述電源電壓的分壓作為基準，產生施加于 上述第1和第2非易失性存儲單元的電壓。
5. 如權利要求1 ~ 4中的任何一項所述的半導體非易失性存儲器, 其特征在于上述第l和第2非易失性存儲單元具有能夠分別存儲多位信息的結構，上述第2非易失性存儲單元存放并使用上述多個位中的1位的信息。
6. 如權利要求5所述的半導體非易失性存儲器，其特征在于 上述第2非易失性存儲單元具有上述多個位的存儲節點，在4吏上述多個位的上述存儲節點全部為寫入狀態或全部為讀出狀態下使用。
7. 如權利要求1~6中任何一項所述的半導體非易失性存儲器， 其特征在于上述多個第2非易失性存儲單元分別存儲O、 1兩種的邏輯信息 值作為上述規定信息；上述時序電路包括判斷單元，上述判斷單元在上述電源接通時的讀出動作中，通過上述寫入讀 出部重復進行上述多個第2非易失性存儲單元的讀出，并對這些讀出 的邏輯值是否與上述邏輯信息值全部一致進行判斷，當判斷結果全部 一致時，利用上述寫入讀出部讀出上述規定信息。
8. 如權利要求1 ~ 7中的任何一項所述的半導體非易失性存儲器， 其特征在于上述時序電路包括判斷單元，上述判斷單元在上述接通電源時的讀出動作中，通過上述寫入讀 出部將分別存儲在上述多個第2非易失性存儲單元中的上述規定信息 讀出，并且對這些讀出的規定信息進行運算；在全部讀出后，利用上 述寫入讀出部將上述規定信息與在寫入到上述第2非易失性存儲單元 中時進行了上述運算預先寫入的上述信息進行讀出并比較判斷，直到 兩者的判斷結果一致為止，利用上述寫入讀出部對上述第2非易失性 存儲單元進行讀出.
9. 如權利要求1 ~ 8中的任何一項所述的半導體非易失性存儲器， 其特征在于上述時序電路包含輸出停止單元，上述輸出停止單元在上述接通電源時的讀出動作中，根據通過上 述寫入讀出部對從上述多個第2非易失性存儲單元所讀出的上述規定 信息的讀出邏輯值，停止向芯片輸出端子的輸出。
10. 如權利要求1~9中的任何一項所述的半導體非易失性存儲 器，其特征在于上述寫入讀出部將對多個信息存放區域與多個區域指定位的讀 出邏輯值進行合成，構成存放在上述第2非易失性存儲單元中的上述 規定信息，并鎖存在上述鎖存電路中。
11. 如權利要求1 ~ 10中的任何一項所述的半導體非易失性存儲 器，其特征在于上述鎖存電路與上述選擇驅動部相鄰地配置。
12. 如權利要求7或8所述的半導體非易失性存儲器，其特征在于直到基于上述判斷裝置的判斷結果一致為止，使修正邏輯值改變。
13. 如權利要求7或8所述的半導體非易失性存儲器，其特征在于直到基于上述判斷裝置的判斷結果一致為止，依次讀出上述多個 存儲區域。
14. 如權利要求l ~ 13中任何一項所述的半導體非易失性存儲器， 其特征在于上述時序電路在上述電源接通時的讀出動作中，具有比規定為規 格的訪問時間更長的讀出訪問時間。
15. 如權利要求1 ~ 14中的任何一項所述的半導體非易失性存儲 器，其特征在于不論存儲上述規定信息的上述第2非易失性存儲單元的邏輯值如 何，從芯片外部端子輸入鎖存于上述鎖存電路的上述規定信息。
16.如權利要求4~15中的任何一項所述的半導體非易失性存儲 器，其特征在于上述內置電源電路具有輸出修正對象電壓或修正對象參考電流 的信息的功能，使用規定規格的外部端子，輸出上述修正對象電壓或修正對象參 考電流的信息。
全文摘要
EPROM等半導體非易失性存儲器包括存儲器陣列部(2)；多個存儲區域(3A、3B)；時序電路(5)；寫入讀出部(4B、7、16、17、18)；鎖存電路(8A、8B)；和選擇驅動部(9、10、11、14、15)。當接通電源時，利用時序電路(5)自動地產生控制信號、存儲單元地址、以及提供給鎖存電路(8A、8B)的鎖存選擇信號，而不論外部的控制信號為何；并進行對預先存儲在存儲區域(3A、3B)的存儲單元(2a)中的修正、冗余信息的讀出動作。將所讀出的信息鎖存于鎖存電路(8A、8B)中，并利用該信息進行對存儲器陣列部(2)的修正、冗余處理。根據本發明，使封裝組裝后的修正、冗余信息的改寫成為可能。
文檔編號G11C16/26GK101127239SQ20071010500
公開日2008年2月20日 申請日期2007年5月18日 優先權日2006年8月15日
發明者原田晃宏, 村田伸一, 谷川博之 申請人:沖電氣工業株式會社