本申請要求于2016年3月23日提交的第10-2016-0034795號韓國專利申請的優先權，所述韓國專利申請的全部內容通過引用合并于此。本公開涉及半導體存儲器裝置，更具體地講，涉及包括頁緩沖器的非易失性存儲器裝置及用于驗證非易失性存儲器裝置的編程操作的方法。
背景技術：
：半導體存儲器裝置是一種根據主機裝置(諸如，計算機、智能電話和智能板)的控制來存儲數據的裝置。半導體存儲器裝置包括在存儲器裝置(諸如，固態驅動器(ssd)和存儲卡，特別是非易失性存儲器裝置)中存儲數據的裝置。非易失性存儲器裝置包括只讀存儲器(rom)、可編程rom(prom)、電可編程rom(eprom)、電可擦除可編程rom(eeprom)、閃存、相變ram(pram)、磁性ram(mram)、電阻式ram(rram)、鐵電ram(fram)等。隨著半導體制造技術的進步，越來越需要高容量的非易失性存儲器裝置。可通過增加非易失性存儲器裝置的存儲器單元的數量或者增加在非易失性存儲器裝置的單個存儲器單元中存儲的比特的數量，來實現非易失性存儲器裝置的高容量。具體地講，當存儲在單個存儲器單元中的比特的數量增加時，相同大小的半導體存儲器的存儲容量成倍增加。然而，存儲多個比特的存儲器單元在制造工藝期間比存儲單個比特的存儲器單元具有更高的失敗率。技術實現要素：本公開的實施例提供一種在編程驗證操作期間內部處理并輸出存儲器單元的數據的非易失性存儲器裝置以及非易失性存儲器裝置的編程驗證方法。根據本公開的示例實施例的非易失性存儲器裝置可包括：單元陣列、第一頁緩沖器以及第二頁緩沖器。第一頁緩沖器可連接到單元陣列的第一存儲器單元，并且可存儲在編程驗證操作期間通過感測第一存儲器單元的編程操作是否完成而生成的第一感測數據。第二頁緩沖器可連接到單元陣列的第二存儲器單元。在編程驗證操作期間，第二頁緩沖器可基于通過感測第二存儲器單元的編程操作是否完成而生成的第二感測數據來生成并存儲第一驗證數據，可從第一頁緩沖器接收第一感測數據，并且可存儲通過累積第一感測數據和第一驗證數據而生成的第二驗證數據。根據本公開的示例實施例的非易失性存儲器的編程驗證操作可包括：根據編程驗證操作將從不同的存儲器單元感測的第一感測數據和第二感測數據分別存儲在第一頁緩沖器和第二頁緩沖器中，從第一頁緩沖器中的第一感測數據生成第一驗證數據，將第二感測數據從第二頁緩沖器傳輸到第一頁緩沖器，通過累積傳輸的第二感測數據和第一驗證數據在第一頁緩沖器中生成第二驗證數據。根據本公開的示例實施例，由非易失性存儲器裝置(nvm)的頁緩沖器電路執行的方法可在單個編程驗證操作期間檢測由頁緩沖器電路讀取的nvm的存儲器單元內的錯誤。所述方法可包括在第一數據值與第二數據值之間執行第一二進制邏輯運算，其中，在編程驗證操作期間通過頁緩沖器電路的第一頁緩沖器從第一存儲器單元感測第一數據值，在編程驗證操作期間通過頁緩沖器電路的第二頁緩沖器從第二存儲器單元感測第二數據值?；诘谝欢M制邏輯運算的結果和第二數據值來確定在第一存儲器單元和第二存儲器單元中存在的編程錯誤的數量。附圖說明圖1是根據本公開的示例實施例的非易失性存儲器裝置的框圖；圖2是圖1中的頁緩沖器電路的電路圖；圖3是概述根據本公開的示例實施例的編程驗證方法的流程圖；圖4是圖2中的頁緩沖器電路的框圖；圖5是示出圖4中的頁緩沖器的數據轉儲(datadumping)操作的電路圖；圖6是示出圖4中的頁緩沖器的或操作的電路圖；圖7示出用于處理圖4中的頁緩沖器的感測數據的方法；圖8是示出在圖4中的頁緩沖器之間的數據傳輸操作的電路圖；圖9是示出在圖8中的數據傳輸操作期間控制信號的變化的時序圖；圖10示出用于累積和處理圖4中的頁緩沖器的感測數據的方法；圖11是概述根據本公開的另一示例實施例的編程驗證方法的流程圖；圖12是根據本公開的另一示例實施例的頁緩沖器電路的框圖；圖13是應用了根據本公開的示例實施例的非易失性存儲器裝置的非易失性存儲器模塊的框圖；圖14是應用了根據本公開的示例實施例的非易失性存儲器模塊的用戶系統的框圖。具體實施方式下面，將更全面地描述本公開的示例實施例，以使本領域的技術人員能夠容易地理解本公開。圖1是根據本公開的示例實施例的非易失性存儲器裝置100的框圖。如圖所示，非易失性存儲器裝置100可包括存儲器單元陣列110、地址解碼器120、控制邏輯和電壓生成器130、頁緩沖器電路140以及輸入/輸出(i/o)電路150。存儲器單元陣列110可包括多個存儲器塊。每一個存儲器塊的存儲器單元mc可形成二維結構。另外，每一個存儲器塊的存儲器單元mc可被垂直地堆疊在基板上以形成三維結構。每一個存儲器塊可包括多個單元串，每一個單元串可包括多個存儲器單元mc。多個存儲器單元mc可分別連接到多個字線wl。每一個存儲器單元mc可被設置為存儲一個比特數據的單級單元(slc)或者存儲至少兩個比特數據的多級單元(mlc)。例如，多個存儲器塊可包括多個子塊。另外，多個存儲器塊可包括多個頁。在本公開的示例實施例中，提供三維(3d)存儲器陣列。3d存儲器陣列單片地形成在具有設置于硅基板上方的有源區的存儲器單元陣列的一個或多個物理級以及與那些存儲器單元的操作相關聯的電路中，其中，此相關聯的電路是在該基底上方或在該基底內部。術語“單片”表示陣列的每一個級的層直接沉積在陣列的每一個下面級的層上。在本公開的示例實施例中，3d存儲器陣列包括被垂直定向以使至少一個存儲器單元位于另一存儲器單元上方的垂直nand串。至少一個存儲器單元可包括電荷擷取層。每一個垂直nand串可包括位于存儲器單元之上的至少一個選擇晶體管，至少一個選擇晶體管具有與存儲器單元的結構相同的結構并且與存儲器單元單片地形成。通過引用將以下專利文獻合并于此：第7,679,133號、第8,553,466號、第8,654,587號、第8,559,235號美國專利和第2011/0233648號美國專利公開，所述專利文獻描述了用于三維存儲器陣列的合適的配置，其中，三維存儲器陣列被配置為多個級，級之間共享字線和/或位線。地址解碼器120可通過多個字線wl、串選擇線ssl和地選擇線gsl連接到存儲器單元陣列110。地址解碼器120可從外部裝置(例如，存儲器控制器、主機、應用處理器(ap)等)接收地址addr并且對接收的地址addr進行解碼以選擇至少一條字線wl。地址解碼器120可控制每一條字線wl的電壓以對選擇的字線wl執行讀或寫操作?？刂七壿嫼碗妷荷善?30可從外部裝置接收命令cmd和控制信號ctrl，并且響應于接收的信號來控制地址解碼器120、頁緩沖器電路140和i/o電路150。例如，控制邏輯和電壓生成器130可響應于命令cmd和控制信號ctrl，來控制地址解碼器120、頁緩沖器電路140和i/o電路150，使得數據data被寫入存儲器單元陣列110?？蛇x地，控制邏輯和電壓生成器130可響應于命令cmd和控制信號ctrl來控制地址解碼器120、頁緩沖器電路140和i/o電路150，使得存儲在存儲器單元陣列110中的數據data被輸出。可選地，控制邏輯和電壓生成器130可響應于命令cmd和控制信號ctrl來控制地址解碼器120、頁緩沖器電路140和i/o電路150，使得存儲器單元陣列110的一部分被擦除?？刂七壿嫼碗妷荷善?30可生成操作非易失性存儲器裝置100所需的各種電壓。例如，控制邏輯和電壓生成器130可生成各種電壓(諸如，多個讀取電壓、多個驗證電壓、多個編程電壓、多個通過電壓和多個擦除電壓)并且向地址解碼器120提供生成的電壓。頁緩沖器電路140可通過多條位線bl連接到存儲器單元陣列110。頁緩沖器電路140可臨時存儲從存儲器單元陣列110讀取的數據data，并且可臨時存儲將被寫入存儲器單元陣列110的數據data。例如，頁緩沖器電路140可包括多個鎖存電路。鎖存電路可臨時存儲數據data。稍后將參照圖2來描述頁緩沖器電路140的配置。i/o電路150可根據控制邏輯和電壓生成器130的控制從外部裝置接收數據data并且將接收的數據data發送到頁緩沖器電路140?？蛇x地，i/o電路150可根據控制邏輯和電壓生成器130的控制將從頁緩沖器電路140接收的數據data發送到外部裝置。例如，將被編程到存儲器單元陣列110中的數據data可在非易失性存儲器裝置100的編程操作期間被臨時存儲在頁緩沖器電路140。非易失性存儲器裝置100可執行多個編程循環以將存儲在頁緩沖器電路140中的數據data編程到存儲器單元陣列110中。每一個編程循環可包括用于施加編程脈沖的編程步驟和用于施加驗證電壓的驗證步驟。例如，非易失性存儲器裝置100可基于存儲在頁緩沖器電路140中的數據data來確定多個存儲器單元mc的編程狀態(或閾值電壓分布)。例如，非易失性存儲器裝置100可根據預定的比特順序來確定多個存儲器單元mc的目標編程狀態(或目標閾值電壓分布)。非易失性存儲器裝置100可執行多個編程循環使得每一個存儲器單元mc具有目標編程狀態。例如，非易失性存儲裝置100可基于存儲在頁緩沖器電路140中的數據data來檢測特定參考單元的存儲器單元是否失敗。例如，參考單元的數量可等于i/o電路150的輸入/輸出墊的數量。即，當i/o電路150經由10個輸入/輸出墊與外部實體交換數據時，上面提及的參考單元可以是10的單元。頁緩沖器電路140累積并輸出連接的存儲器單元mc是否失敗。因此，頁緩沖器電路140可減少存儲器單元陣列110的編程驗證時間。下面將詳細地描述頁緩沖器電路140的配置和操作。圖2是圖1中的頁緩沖器電路140的電路圖。頁緩沖器電路140可連接到單獨的塊。以下，將首先描述存儲器塊中的單個塊blka的配置和操作以描述頁緩沖器電路140的連接。存儲器塊blka可包括多個串sr。多個串sr可分別連接到多條位線bl1至bln。每一個串sr可包括地選擇晶體管gst、存儲器單元mc和串選擇晶體管sst?？蛇x地，雖然在圖中未示出，但是當存儲器單元陣列110具有三維結構時，每條位線bl可連接到多個串sr，其中，所述多個串sr連接到不同的串選擇線ssl。地選擇晶體管gst由接地選擇線gsl控制，串選擇晶體管ssl由串選擇線ssl控制。每一個串sr的地選擇晶體管gst可連接在存儲器單元mc與共源極線csl之間。串sr的地選擇晶體管gst可共同地連接到共源極線csl。每一個串sr的串選擇晶體管sst可連接在存儲器單元mc與位線bl之間。串sr的串選擇晶體管sst可分別連接到位線bl1至bln。在每一個串sr中，在地選擇晶體管gst與串選擇晶體管sst之間設置多個存儲器單元mc。在每一個串sr中，多個存儲器單元mc可串聯連接。在每一個串sr中，布置在相同行的存儲器單元mc可共同地連接到單條字線。串sr的存儲器單元mc可連接到多個字線wl1至wlm。可以以字線wl為單位執行存儲器單元mc的編程操作和讀取操作。共同地連接到單條字線wl的存儲器單元mc可被同時編程或讀取，其可被定義為單頁?？梢砸源鎯ζ鲏K為單位執行存儲器單元mc的擦除操作。單個塊的存儲器單元mc可被同時擦除。例如，可以以子塊為單位執行存儲器單元mc的擦除操作。例如，可執行存儲器單元mc的擦除操作以同時擦除單個子塊的存儲器單元mc。如圖2所示，頁緩沖器電路140連接到劃分為n條位線的參考單元的存儲器塊blka。例如，在存儲器塊blka中，連接到第一字線wl1的n個存儲器單元mc可構成單個參考單元。如上所述，參考單元的數量可以等于i/o電路150的輸入/輸出墊的數量。在這種情況下，存儲器塊blka可包括劃分為單個參考單元的多組第一位線bl1至第n位線bln。頁緩沖器電路140可被劃分為連接到存儲器塊blka的參考單元。因此，當單個存儲器塊blka被劃分為十個參考單元時，存儲器塊blka可被連接到劃分為10個參考單元的頁緩沖器電路140。以下，將描述頁緩沖器電路140的配置和操作。頁緩沖器電路140可包括多個頁緩沖器pb1至pbn。頁緩沖器pb1至pbn可分別連接到位線bl1至bln。例如，頁緩沖器pb1至pbn中的每一個頁緩沖器可臨時存儲從存儲器單元陣列110中讀取的數據data或者可臨時存儲將被寫入存儲器單元陣列110中的數據data。例如，頁緩沖器pb1至pbn中的每一個頁緩沖器可包括多個鎖存器。鎖存器可臨時存儲數據data。在編程操作期間，頁緩沖器pb1至pbn中的每一個頁緩沖器驗證在連接的單元串sr的存儲器單元mc中的選擇的存儲器單元mc的編程操作是否完成。頁緩沖器pb1至pbn可通過驗證操作驗證參考單元中的單元串的失敗。失敗可被定義為輸出不是編程的數據的數據的情況。例如，在邏輯‘1’被預先存儲在存儲器單元mc中之后，從選擇的存儲器單元mc輸出的數據是邏輯‘0’的情況下，該情況為失敗狀態。稍后將參照圖4至圖6和圖8來描述頁緩沖器pb1至pbn的配置和操作。圖2示出可通過上述編程驗證操作檢測出的單元串sr的三種類型的失敗。例如，可在連接到第一字線wl1的存儲器單元mc中發生失敗(情況1)?？蛇x地，可在連接到第三字線wl3的存儲器單元mc之中的兩個相鄰的存儲器單元中連續地發生失敗(情況2)?？蛇x地，可在連接到第m字線wlm的兩個不連續(例如，不相鄰的)存儲器單元中發生失敗(情況3)。上面三種類型的失敗僅是示例性的，并且可能發生各種類型的失敗。例如，可發生情況2和情況3的組合引起的失敗或者可在兩個或更多個存儲器單元mc中發生失敗。頁緩沖器電路140可在參考單元中檢測上述失敗類型。目前，已經描述了頁緩沖器電路140的配置。現在，下面將參照圖3來描述頁緩沖器電路140的操作。圖3是概述根據本公開的示例實施例的編程驗證方法的流程圖。參照圖3，頁緩沖器電路140可累積關于參考單元是否失敗的數據并且輸出累積的數據作為一個數據項。將參照圖2來描述圖3。在s110中，頁緩沖器電路140按參考單元從存儲器塊blka讀取編程的數據。例如，頁緩沖器電路140的頁緩沖器pb1至pbn中的每一個頁緩沖器讀取連接到第一字線wl1的存儲器單元mc的數據，并且感測在頁緩沖器pb1至pbn中的每一個頁緩沖器的感測鎖存器sl中的讀取的數據以生成感測數據。例如，存儲在單元陣列110中的數據可以是包括多個邏輯‘1’或‘0’的規律模式?？蛇x地，存儲在單元陣列110中的數據可以是重復邏輯‘1’和邏輯‘0’的模式?？蛇x地，存儲在單元陣列110中的數據可包括各種模式。為了說明的目的，將假設邏輯‘1’的數據被編程到整個存儲器單元陣列110中。因此，從存儲器單元mc讀取邏輯‘1’的情況為“通過”，而從存儲器單元mc讀取邏輯‘0’的情況為“失敗”。在s120中，第一頁緩沖器pb1處理數據以檢測存儲器單元mc是否失敗。首先，第一頁緩沖器pb1處理數據以檢測連接到第一字線wl1和第一位線bl1的存儲器單元mc的失敗。然后，第一頁緩沖器pb1處理在s140中從下一頁緩沖器發送的感測數據，目的是檢測連接到第一字線wl1和第二位線bl2的存儲器單元mc的失敗。稍后將參照圖4至圖7詳細地描述s120。在s130中，第一頁緩沖器pb1確定處理的數據是否為最后頁緩沖器的感測數據。返回圖2，頁緩沖器電路140的最后頁緩沖器可以是第n頁緩沖器pbn。當處理的數據不是最后頁緩沖器的感測數據(圖3中的“否”結果)時，流程進行到s140。當處理的數據是最后頁緩沖器的感測數據(圖3中的“是”結果)時，流程進行到s150。在s140中，下一頁緩沖器向第一頁緩沖器pb1提供感測數據。即，第一頁緩沖器pb1順序地接收并累積第二頁緩沖器pb2至第n頁緩沖器pbn的感測數據以處理所述數據(s120)。結果，在第一頁緩沖器pb1中處理的數據是包括關于連接到第一字線wl1的多個存儲器單元mc是否失敗的累積的數據的信息。在s150中，第一頁緩沖器pb1輸出處理的數據。因此，非易失性存儲器裝置100可按參考單元提供指示存儲器單元mc是否失敗的信息，而不是輸出并處理所有存儲器單元mc的數據。然后，頁緩沖器電路140可順序地讀取連接到第二字線wl2至第m字線wlm的多個存儲器單元mc的數據，并且對字線wl2至字線wlm中的每一個字線的每一個存儲器單元mc重復執行s110至s150，以執行存儲器單元陣列110的編程驗證操作。圖4是圖2中的頁緩沖器電路140的框圖。如圖所示，頁緩沖器電路140可包括多個頁緩沖器pb1至pbn。在頁緩沖器電路140中包括的頁緩沖器pb1至pbn共享驗證信號線wor1和數據線data1。頁緩沖器電路140通過驗證信號線wor1在頁緩沖器pb1至pbn之間執行數據傳輸。頁緩沖器pb1至pbn中的每一個頁緩沖器可包括位線控制器bl_con、感測鎖存器sl、多個數據鎖存器dl_m、dl_l和dl_f以及高速緩存鎖存器cl。將通過使用第一頁緩沖器pb1作為示例來描述頁緩沖器pb1至pbn的配置和操作。然而，第一頁緩沖器pb1的配置和操作可被應用于第二頁緩沖器pb2至第n頁緩沖器pbn，并且在下面的第一頁緩沖器的描述中應用的下標“a”可針對第二頁緩沖器pb2改變為“b”，針對第三頁緩沖器pb3改變為“c”等。位線控制器bl_cona連接在感測節點soa與第一位線bl1之間。位線控制器bl_cona連接到驗證信號線wor1。位線控制器bl_cona與第二頁緩沖器pb2的位線控制器bl_conb至第n頁緩沖器pbn的位線控制器bl_conn共享驗證信號線wor1。位線控制器bl_cona可對第一位線bl1預充電?？稍诜且资源鎯ζ餮b置100的讀取、編程或驗證操作期間執行位線預充電操作。例如，位線控制器bl_cona可被包括在控制邏輯和電壓生成器130中。感測鎖存器sla連接到感測節點soa。感測鎖存器sla感測通過第一位線bl1形成的感測節點soa的電壓。感測鎖存器sla與多個數據鎖存器dl_ma、dl_la和dl_fa一起執行轉儲操作。稍后將參照圖5來詳細地描述轉儲操作。數據鎖存器dl_ma、dl_la和dl_fa連接到感測節點soa。數據鎖存器dl_ma、dl_la和dl_fa可在數據鎖存器dl_ma、dl_la和dl_fa、高速緩存鎖存器cla或者數據鎖存器dl_ma、dl_la和dl_fa之間執行轉儲操作。參照圖4，數據鎖存器dl_ma、dl_la和dl_fa包括三個鎖存器。然而，本公開的示例實施例不受限于此。高速緩存鎖存器cla連接到感測節點soa。高速緩存鎖存器cla可與數據鎖存器dl_ma、dl_la和dl_fa一起執行轉儲操作。高速緩存鎖存器cla可將轉儲的數據輸出到外部實體。另外，高速緩存鎖存器cla可從外部實體接收用于編程操作的數據。高速緩存鎖存器cla可將接收的數據順序地發送到數據鎖存器dl_ma、dl_la和dl_fa。在編程驗證操作期間，第一頁緩沖器pb1操作如下。當驗證電壓vfy被施加到選擇的存儲器單元mc的柵極時，第一頁緩沖器pb1感測選擇的存儲器單元mc針對驗證電壓vfy是導通(on)單元還是截止(off)單元，并且將感測的結果存儲在感測鎖存器sla中。在這種情況下，數據鎖存器dl_ma、dl_la和dl_fa保持在初始值邏輯‘1’。感測鎖存器sla通過轉儲操作將感測的數據發送到f鎖存器dl_fa。然后，f鎖存器dl_fa的存儲的數據和l鎖存器dl_la的存儲的數據通過轉儲操作被同時發送到m鎖存器dl_ma。因此，m鎖存器dl_ma中存儲的數據是使用f鎖存器dl_fa的存儲的數據和l鎖存器dl_la的存儲的數據的邏輯或結果。為了實現該邏輯或結果，f鎖存器dl_fa和l鎖存器dl_la中的每一個鎖存器的條形數據(即，反轉數據)進行邏輯與，并且邏輯與結果的相反的數據(即，反轉數據)被存儲在f鎖存器dl_fa中。這稍后將參照圖6進行描述。然后，f鎖存器dl_fa通過轉儲操作將存儲的數據發送到l鎖存器dl_la。然后，感測鎖存器sla從第二頁緩沖器pb2的感測鎖存器slb接收下一單元的感測數據。第一頁緩沖器pb1重復上述操作來在m鎖存器dl_ma和l鎖存器dl_la中累積重復的結果。最后，第一頁緩沖器pb1重復上述操作直到第一頁緩沖器pb1至第n頁緩沖器pbn的感測數據的累積完成為止。在l鎖存器dl_la中的最終存儲的數據指示是否連接到第一字線wl1的存儲器單元mc中的至少一個存儲器單元失敗。在m鎖存器dl_ma中的最終存儲的數據指示是否連接到第一字線wl1的存儲器單元mc中的至少兩個存儲器單元失敗。這稍后將參照圖7和圖10進行描述。結果，l鎖存器dl_la和m鎖存器dl_ma的累積的存儲的數據指示是否連接到第一字線wl1的存儲器單元mc失敗。因此，當驗證存儲器塊blka的參考單元的編程操作時，頁緩沖器電路140不輸出來自頁緩沖器pb1至頁緩沖器pbn的所有數據，而是僅輸出存儲在l鎖存器dl_la和m鎖存器dl_ma中的結果。下面將參照圖5來描述上述轉儲操作。稍后將參照圖6來描述上述邏輯或操作。稍后將參照圖8和圖9來描述上述頁緩沖器pb1至頁緩沖器pbn的感測數據傳輸。頁緩沖器pb2中的感測節點sob與頁緩沖器pb1中的感測節點soa類似。頁緩沖器pb2內的鎖存器dl_mb、dl_lb、dl_fb和clb與頁緩沖器pb1內的鎖存器dl_ma、dl_la、dl_fa和cla操作類似。圖5是示出圖4中的頁緩沖器的數據轉儲操作的電路圖。參照圖5，第一頁緩沖器pb1的感測鎖存器sla可將數據轉儲到f鎖存器dl_fa。f鎖存器dl_fa可將數據轉儲到l鎖存器dl_la。在描述轉儲操作之前，將描述從第一位線bl1形成感測節點soa的過程。在施加驗證電壓vfy的編程驗證操作期間，第一頁緩沖器pb1對位線bl1進行預充電以檢測選擇的存儲器單元mc的導通/截止狀態。在這一點上，可通過負載晶體管mp1和位線控制器bl_cona來對第一位線bl1進行預充電。感測節點soa被提供有第一位線bl1的形成結果，所述形成結果根據選擇的存儲器單元mc是導通還是截止而轉變到不同的電壓電平。位線控制器bl_cona響應于負載晶體管mp1的激活而對感測節點soa進行預充電，以將位線bl1的形成結果傳送到感測節點soa。第一位線bl1通過位線控制器bl_cona連接到感測節點soa。因此，感測節點soa的電壓電平根據第一位線bl1的電勢而變化。該操作被稱為“感測節點形成(so形成)”。響應于感測鎖存信號rset_sa的激活，通過形成的感測節點soa的電勢來設置感測鎖存器sla的節點s?，F在，將對轉儲操作的過程進行描述。通過參考標號①、②、③和④來表示所述過程。激活用于對感測節點soa進行預充電的控制信號loada來將感測鎖存器sla的數據轉移到f鎖存器dl_fa(步驟①)。根據控制信號loada的激活，感測節點soa可通過負載晶體管mp1被充電到驅動電壓(vdd)電平。根據感測鎖存器sla的數據狀態，控制信號mon_sa被激活以創建感測節點soa(步驟②)。節點g的電壓根據接地晶體管mn1是否接通(switch)而變化。f鎖存器重置信號被激活以導通第二nmos晶體管mn2(步驟③)。節點f的電壓根據節點g的電壓而變化。例如，假設感測鎖存器sla的存儲的數據是邏輯‘0’，則感測鎖存器sla的節點s可保持在接地電壓gnd。因此，由于第三nmos晶體管mn3截止，感測節點soa的電壓電平保持在驅動電壓vdd。因此，接地晶體管mn1導通并且節點g的電壓電平被設置為接地電壓(gnd)電平。通過步驟③，節點f連接到節點g。結果，節點f的電壓被設置為接地電壓gnd并且f鎖存器dl_fa存儲邏輯‘0’。例如，當感測鎖存器sla的存儲的數據是邏輯‘1’時，感測節點soa的電壓電平通過第三nmos晶體管mn3和第四nmos晶體管mn4改變到接地電壓(gnd)電平。因此，接地晶體管mn1截止并且節點g被設置為處于浮置狀態。通過步驟③，節點f連接到處于浮置狀態的節點g。然而，由于節點f的電壓由兩個反相器維持，所以節點f的電壓不變化。由于f鎖存器dl_fa的初始值為邏輯‘1’，所以f鎖存器dl_fa的存儲的數據被保持在邏輯‘1’。結果，存儲在感測鎖存器sla的節點s中的數據通過轉儲操作被傳送到f鎖存器dl_fa的節點f(步驟④)。目前，已經描述了從感測鎖存器sla到f鎖存器dl_fa的轉儲操作。在多個數據鎖存器dl_ma、dl_la和dl_fa與高速緩存鎖存器cla之間的轉儲操作與上述轉儲操作相同。將作為示例簡要描述從f鎖存器dl_fa到l鎖存器dl_la的轉儲操作。首先，通過負載晶體管mp1對感測節點soa進行預充電。然后，通過控制信號mon_fa形成感測節點soa。節點g和節點l通過l鎖存器重置信號rset_la互相連接。結果，f鎖存器dl_fa的節點f中存儲的數據通過轉儲操作被傳送到l鎖存器dl_la的節點l。圖6是示出圖4中頁緩沖器的或操作的電路圖。參照圖6，第一頁緩沖器pb1可在對f鎖存器dl_fa的存儲的數據和l鎖存器dl_la的存儲的數據進行邏輯或運算之后，將f鎖存器dl_fa的存儲的數據和l鎖存器dl_la的存儲的數據存儲在m鎖存器dl_m中。邏輯或操作與圖5中的數據轉儲操作類似?，F在，將對邏輯或運算的過程進行描述。通過參考標號①、②、③和④來表示所述過程。首先，用于對感測節點soa進行預充電的控制信號loada被激活以將f鎖存器dl_fa的數據和l鎖存器dl_la的數據進行轉儲(步驟①)。根據控制信號loada的激活，感測節點soa可通過導通的負載晶體管mp1被充電到驅動電壓(vdd)電平。然后，根據f鎖存器dl_fa的數據狀態和l鎖存器dl_la的數據狀態，控制信號mon_fa和mon_la被激活以形成感測節點soa(步驟②)。接地晶體管mn1可根據感測節點soa的形成電平而被接通或不接通。節點g的電壓可根據接地晶體管mn1是否接通而改變。然后，m鎖存器重置信號rset_ma被激活以導通第二nmos晶體管mn2(步驟③)。節點m的電壓根據節點g的電壓而變化。例如，將假設f鎖存器dl_fa的存儲的數據和l鎖存器dl_la的存儲的數據二者均為邏輯‘0’。在此假設下，由于第三nmos晶體管mn3和第四nmos晶體管mn4截止，所以感測節點soa的電壓電平被保持在驅動電壓(vdd)電平。因此，接地晶體管mn1導通并且節點g的電壓電平被設置為接地電壓(gnd)電平。然后，通過步驟③，節點m連接到節點g。結果，節點m的電壓被設置為接地電壓gnd并且m鎖存器dl_ma存儲數據‘0’。例如，當f鎖存器dl_fa和l鎖存器dl_la中的至少一個鎖存器的存儲的數據為邏輯‘1’時，感測節點soa的電壓電平通過第三nmos晶體管mn3或者第四nmos晶體管mn4而改變到接地電壓(gnd)電平。因此，接地晶體管mn1截止并且節點g被設置為處于浮置狀態。通過步驟③，節點m連接到處于浮置狀態的節點g。然而，由于節點m的電壓由兩個反相器維持，所以節點m的電壓不變化。由于m鎖存器dl_ma的初始值是邏輯‘1’，所以m鎖存器dl_ma的存儲的數據被保持在邏輯‘1’。下面示出通過邏輯或運算獲得的結果的邏輯表。表(1)f'l'm'000101011111結果，在f鎖存器dl_fa中存儲的數據和在l鎖存器dl_la中存儲的數據通過轉儲操作進行邏輯或，以被傳送到m鎖存器dl_ma的節點m(步驟④)。為了實現該邏輯或，通過對f鎖存器dl_fa的條形數據f'(即，反相數據)和l鎖存器dl_la的條形數據l'(即，反轉數據)進行邏輯與而獲得的值的相反數據(即，反轉數據)被存儲在m鎖存器ml_ma中。與mon_sa控制信號、mon_la控制信號和mon_fa控制信號如何分別針對鎖存器sla、鎖存器dl_la和鎖存器dl_fa進行操作類似，控制信號mon_ma也如此針對鎖存器dl_ma進行操作?？刂菩盘杝et_sa、控制信號set_ma、控制信號set_la、控制信號set_fa被分別應用于設置鎖存器sla、鎖存器dl_ma、鎖存器dl_la和鎖存器dl_fa。圖7示出用于處理圖4中的頁緩沖器的感測數據的方法。參照圖7，第一頁緩沖器pb1可對從連接到第一字線wl1和第一位線bl1的存儲器單元mc感測的數據進行處理。這與圖3中的s120相同。第一頁緩沖器pb1通過參照圖5和圖6描述的方法來執行轉儲操作以及邏輯或操作。因此，將參照圖5和圖6來描述圖7。在s200，示出第一頁緩沖器pb1的感測數據分別處于通過狀態p和失敗狀態f的情況。在表格中，s表示感測鎖存器sla的感測數據，m、l和f分別表示m鎖存器dl_ma、l鎖存器dl_la和f鎖存器dl_fa的存儲的數據。s、m、l和f的初始值被設置為邏輯‘1’。感測鎖存器sla從第一位線bl1感測選擇的存儲器單元mc的數據。在通過狀態p的情況下，感測鎖存器sla從存儲器單元mc感測與邏輯‘1’對應的電壓來存儲數據。因此，s、m、l和f都被設置為邏輯‘1’。同時，在失敗狀態f的情況下，感測鎖存器sla從存儲器單元mc感測與邏輯‘0’對應的電壓來存儲數據。因此，s變為邏輯‘0’，m、l和f保持為邏輯‘1’。在s205，數據從感測鎖存器sla被轉儲到f鎖存器dl_fa。在s210，f鎖存器dl_fa和l鎖存器dl_la的數據的邏輯或值被存儲在m鎖存器dl_ma中。在s215，數據從f鎖存器dl_fa被轉儲到l鎖存器dl_la。在s220，f鎖存器dl_fa的數據被初始化。因此，f變為邏輯‘1’，旨在處理并累積下一感測數據。然而，與f鎖存器dl_fa的操作相比，m鎖存器dl_ma和l鎖存器dl_la不被初始化。因此，在l鎖存器dl_la的數據變為邏輯‘0’之后，即使在執行轉儲操作之后，l鎖存器dl_la也被保持在邏輯‘0’。類似地，在m鎖存器dl_ma的數據變為邏輯‘0’之后，即使在執行邏輯或操作之后，m鎖存器dl_ma也被保持在邏輯‘0’。當從第一存儲器單元mc感測的數據的處理被完成時，s、m、l和f在通過狀態p的情況下變為邏輯‘1’。在失敗狀態f的情況下，s和l變為邏輯‘0’，m和f變為邏輯‘1’。處理結果被存儲在m和l中?，F在將參照圖7中的表格來描述m和l的含義。m值為0指示連接到第一字線wl1的存儲器單元mc中的至少兩個存儲器單元失敗。l值為0指示連接到第一字線wl1的存儲器單元mc中的至少一個存儲器單元失敗。當沒有存儲器單元mc失敗時，m值和l值二者均變為邏輯‘1’。當一個存儲器單元mc失敗時，m值為邏輯‘1’，l值變為邏輯‘0’。當至少兩個存儲器單元mc失敗時，m值和l值二者均變為邏輯‘0’。因此，m值和l值指示發生在連接到第一字線wl1的存儲器單元mc中的失敗的類型。數據鎖存器dl_ma、數據鎖存器dl_la和數據鎖存器dl_fa的操作和配置可彼此相同。因此，感測鎖存器sla與數據鎖存器dl_ma、數據鎖存器dl_la和數據鎖存器dl_fa之間的轉儲操作以及邏輯或操作可通過具有相同的操作和配置的鎖存器來執行，而不是通過前述特定的鎖存器來執行。通過將參照圖8和圖9描述的數據傳輸方法，第一頁緩沖器pb1從其他頁緩沖器pb2至pbn接收感測數據以重復s205至s220。這將在后面參照圖10進行描述。圖8是示出在圖4中的頁緩沖器之間的數據傳輸操作的電路圖。參照圖8，第二頁緩沖器pb2可將感測數據發送到第一頁緩沖器pb1，其與圖3中的s140相同。第一頁緩沖器pb1和第二頁緩沖器pb2分別包括感測鎖存器sla和感測鎖存器slb。在感測鎖存器sla與感測鎖存器slb之間執行感測數據的傳輸。因此，圖8中僅示出在第一頁緩沖器pb1和第二頁緩沖器pb2中包括的感測鎖存器sla和感測鎖存器slb。參照圖4至圖6可以容易地理解第一頁緩沖器pb1和第二頁緩沖器pb2的配置?，F在將描述感測數據的傳輸操作的過程。通過參考標號①、②、③、④和⑤來表示所述過程。激活控制信號loada(步驟①)。感測節點soa被預充電到驅動電壓(vdd)電平。驗證信號線wor1被預充電到驅動電壓(vdd)電平，以將第二頁緩沖器pb2的感測數據發送到第一頁緩沖器pb1(步驟②)。激活控制信號mon_sa、控制信號pfa和控制信號pfb，以根據第二頁緩沖器pb2的感測鎖存器slb的數據狀態來形成感測節點soa(步驟③)。因此，感測節點soa連接到驗證信號線wor1。根據在第二頁緩沖器pb2的感測鎖存器slb的節點sb中存儲的數據，形成感測節點soa。例如，當邏輯‘1’被存儲在節點sb中時，第一nmos晶體管mn1導通，以將感測節點soa的電壓改變到接地電壓gnd。同時，當邏輯‘0’被存儲在節點sb中時，第一nmos晶體管mn1截止，以將感測節點soa的電壓保持在驅動電壓vdd。接地晶體管mn2的接通取決于感測節點soa的形成電平。節點g的電壓根據接地晶體管mn2是否接通而變化。第三nmos晶體管mn3通過激活第一頁緩沖器pb1的感測鎖存器重置信號rset_sa而導通(步驟④)。節點sa連接到節點g，節點sa的電壓根據節點g的電壓而變化。結果，第二頁緩沖器pb2的感測鎖存器slb的存儲的數據被發送到第一頁緩沖器的感測鎖存器sla(步驟⑤)。步驟④和步驟⑤與圖5中的數據轉儲操作的步驟③和步驟④相同。感測數據的傳輸操作可被應用在多個頁緩沖器pb1至pbn之間。鎖存器slb內的感測節點sob與鎖存器sla內的感測節點soa類似地操作。鎖存器slb內的控制信號loadb、set_sb、mon_sb和rset_sb分別與鎖存器sla中的控制信號loada、set_sa、mon_sa和rset_sa類似地操作?？刂菩盘杛fra與控制信號set_sa和控制信號rset_sa在鎖存器sla中協作，控制信號rfrb與控制信號set_sb和控制信號rset_sb在鎖存器slb中協作。圖9是示出在圖8中的數據傳輸操作期間控制信號的變化的時序圖。將參照圖8來描述圖9。在時間點t0，控制信號loada改變到低電平。然后，感測節點soa被預充電到驅動電壓(vdd)電平，其與圖8中的步驟①相同。在時間點t1，驗證信號線wor1被預充電到驅動電壓(vdd)電平，其與圖8中的步驟②相同。在時間點t2，感測節點soa和驗證信號線wor1形成。在這種情況下，控制信號mon_sa、控制信號pfa和控制信號pfb變為高電平，控制信號mons_sb保持在低電平，其與圖8中的步驟③相同。當第二頁緩沖器pb2的感測鎖存器slb的數據是邏輯‘0’時，感測節點soa保持在驅動電壓vdd(情況1)。當第二頁緩沖器的感測鎖存器slb的數據是邏輯‘1’時，感測節點soa被形成為接地電壓gnd(情況2)。在時間點t3，第二頁緩沖器pb2的感測鎖存器slb的存儲的數據被發送到第一頁緩沖器pb1的感測鎖存器sla。在這種情況下，感測鎖存器重置信號rset_sa變為高電平，其與圖8中的步驟④和步驟⑤相同。鎖存器slb的控制信號mon_sb在時間t0至t3期間保持在低電平“0”。圖10示出用于累積并處理圖4中的頁緩沖器的感測數據的方法，其與圖3中的s120至s140相同。參照圖10，第一頁緩沖器pb1可累積并處理從所有的存儲器單元mc感測的數據。第一頁緩沖器pb1可通過參照圖5、圖6、圖8和圖9描述的方法來執行轉儲操作、邏輯或操作和感測數據傳輸操作。因此，將參照圖5、圖6、圖8和圖9來描述圖10。由于s300至s320與圖7中的s200至s220相同，所以在此將省略它們的描述。將假設，在s320的失敗狀態下執行處理，即在第一頁緩沖器pb1中發生一個失敗。在s325，將感測數據從第二頁緩沖器pb2的感測鎖存器slb發送到第一頁緩沖器pb1的感測鎖存器sla。然后，將數據從感測鎖存器sla轉儲到f鎖存器dl_fa。通過狀態p是通過第二頁緩沖器pb2的感測鎖存器slb感測的數據為通過數據的情況。即，通過狀態p是在連接到第一字線wl1和第二位線bl2的存儲器單元mc中沒有失敗發生的情況。因此，s和f變為邏輯‘1’。失敗狀態f是通過第二頁緩沖器pb2的感測鎖存器slb感測的數據為失敗數據的情況。在這種情況下，s和f變為邏輯‘0’。在s330，將f鎖存器dl_fa的數據和l鎖存器dl_la的數據進行邏輯或以存儲在m鎖存器dl_ma中。在s335，數據從f鎖存器dl_fa跳轉到l鎖存器dl_la。在s340，初始化f鎖存器dl_fa的數據。因此，f變為邏輯‘1’，其旨在處理并累積下一感測數據。作為處理的結果，在通過狀態p下，m保持邏輯‘1’，l保持邏輯‘0’，這意味著失敗僅在連接到第一頁緩沖器pb1和第二頁緩沖器pb2的存儲器單元mc中的一個存儲器單元中發生。另外，m和l二者均在失敗狀態f下變為邏輯‘0’，這意味著失敗在連接到第一頁緩沖器pb1和第二頁緩沖器pb2的所有的存儲器單元mc中發生。然后，將假設，在s340的失敗狀態下執行處理，即，兩個失敗在第一頁緩沖器pb1和第二頁緩沖器pb2中發生。因此，m和l中的每一個保持在邏輯‘0’。第一頁緩沖器pb1從第三頁緩沖器pb3接收感測數據。由于s345至s360與s325至s340相同，所以在此將省略它們的描述。在s360，第一頁緩沖器pb1累積并輸出連接到第一頁緩沖器pb1至第三頁緩沖器pb3的存儲器單元mc是否失敗。由于在通過狀態p和失敗狀態f二者中均發生兩個或更多個失敗，所以m和l保持在邏輯‘0’。第一頁緩沖器pb1對第四頁緩沖器pb4至第n頁緩沖器pbn重復執行前述操作。因此，第一頁緩沖器pb1可累積連接到第一字線wl1的多個存儲器單元mc的失敗結果。例如，可經由高速緩存鎖存器cla將m和l數據順序地輸出到外部實體?？墒褂胢和l數據來執行存儲器單元mc的壞塊處理或修復操作。例如，當m是邏輯‘1’以及l是邏輯‘0’時，非易失性存儲器裝置100可利用列輔助存儲器單元來修復失敗的存儲器單元?？蛇x地，非易失性存儲器裝置100可利用冗余存儲器單元替換檢測出編程失敗的存儲器單元。可選地，當m和l是邏輯‘0’時，非易失性存儲器裝置100可作為壞塊來處理包括失敗的存儲器單元mc的塊。這表示經由第一字線wl1的漸進缺陷，這是因為相同的失敗可在包括失敗的存儲器單元mc的塊中發生。通過上述操作，可減少用于測試存儲器單元陣列110所需的時間。圖11是概括根據本公開的示例實施例的編程驗證方法的流程圖。參照圖11，頁緩沖器電路140的第一頁緩沖器pb1和第m頁緩沖器pbm可處理感測數據以減少數據處理時間。由于s410和s420與圖3中的s110和s120相同，所以將在此省略或簡略它們的描述。在s420，第一頁緩沖器pb1和第m頁緩沖器pbm處理數據以從感測的數據檢測對應的存儲器單元mc的失敗。第一頁緩沖器pb1和第m頁緩沖器pbm處理感測的數據以檢測連接到第一字線wl1的第一位線bl1的第一存儲器單元mc的失敗和連接到第一字線wl1的第m位線blm的第m存儲器單元mc的失敗(m<n)。在s430，第一頁緩沖器pb1和第m頁緩沖器pbm中的每一個頁緩沖器確定處理的數據是否是用于對應的頁緩沖器的最后頁緩沖器的感測數據。用于第一頁緩沖器pb1的最后頁緩沖器可以是第m-1頁緩沖器pbm-1，用于第m頁緩沖器pbm的最后頁緩沖器可以是第n頁緩沖器pbn。當處理的數據不是最后頁緩沖器的數據(圖11中的“否”結果)時，流程進行到s440。當處理的數據是最后頁緩沖器的數據(圖11中的“是”結果)時，流程進行到s450。在s440，第一頁緩沖器pb1和第m頁緩沖器pbm的下一頁緩沖器分別向第一頁緩沖器pb1和第m頁緩沖器pbm提供感測的數據。即，第一頁緩沖器pb1順序地接收并累積第二頁緩沖器pb2至第m-1頁緩沖器pbm-1的感測的數據以處理數據。另外，第m頁緩沖器pbm順序地接收并累積第m+1頁緩沖器pbm+1至第n頁緩沖器pbn的感測的數據以處理數據。換句話講，頁緩沖器電路140將頁緩沖器pb1至pbn劃分為兩組并且所述兩組中的每一個組累積并處理對應的組的感測數據來處理數據。這是因為由于頁緩沖器pb1和pbm共享相同的驗證信號線wor1，它們的感測數據不能在相同的時間發送。在s450，第m頁緩沖器pbm將處理的數據發送到第一頁緩沖器pb1。在s460，第一頁緩沖器pb1累積第m頁緩沖器pbm的處理的結果以處理感測數據。在s470，第一頁緩沖器pb1將處理的數據輸出到外部實體。結果，利用圖11中描述的方法，可按存儲器塊blka的參考單元接收關于存儲器單元mc是否失敗的信息。另外，由于頁緩沖器電路140處理兩個頁緩沖器pb1和pbm中的感測數據，因此與圖3中描述的方法相比，處理時間可減少一半。例如，頁緩沖器電路140可同時處理兩個或更多個頁緩沖器中的感測數據。在這種情況下，可與頁緩沖器的數量成反比例地減少處理時間。圖12是根據本公開的示例實施例的頁緩沖器電路140的框圖。如圖所示，頁緩沖器電路140可包括多個頁緩沖器pb1至pbn和監視電路141。頁緩沖器電路140_1包括分別連接到位線bl1至bln的頁緩沖器pb1至pbn并與data1通信，其中，頁緩沖器pb1至pbn均連接到驗證信號線wor1。類似地，頁緩沖器140_2包括分別連接到位線bln+1至bl2n的頁緩沖器pb1至pbn并與data2通信，其中，頁緩沖器pb1至pbn均連接到驗證信號線wor2。除了監視電路141之外，頁緩沖器電路140的配置和操作與圖3中的頁緩沖器140的配置和操作相同并將不再詳細描述。以下，將參照第一頁緩沖器電路140_1和第二頁緩沖器電路140_2來描述第一監視電路141_1的操作。第一監視電路141_1連接到第一頁緩沖器pb1的m鎖存器ml_ma。第一監視電路141_1監視m鎖存器ml_ma的存儲的數據，并且在當感測數據被處理時m鎖存器dl_ma的存儲的數據改變為邏輯‘0’時生成停止標志。停止標志停止第一頁緩沖器pb1至第n頁緩沖器pbn或者在對應塊中包括的所有頁緩沖器電路140_1至140_n的處理。在m鎖存器dl_ma的存儲的數據為邏輯‘0’的情況下，該情況意味著在連接到第一字線wl1的存儲器單元mc中發生兩個或更多個失敗，其表示對應塊中的漸進缺陷。因此，對應塊中的所有的頁緩沖器pb1至pbn不需要處理感測數據。結果，停止處理操作并且將對應塊處理為壞塊?？蛇x地，第一監視電路141_1可連接到第一頁緩沖器pb1的l鎖存器dl_la。第二監視電路141_2可連接到第二頁緩沖器pb2的l鎖存器dl_lb。第一監視電路141_1和第二監視電路141_2可互相監視。l鎖存器dl_la和l鎖存器dl_lb的存儲的數據指示是否連接到對應字線的存儲器單元中的至少一個存儲器單元失敗。l鎖存器dl_la和l鎖存器dl_lb可與時鐘同步地操作。因此，第一監視電路141_1和第二監視電路141_2可通過對l鎖存器dl_la和l鎖存器dl_lb的存儲的數據改變為邏輯‘0’時的時鐘進行計數，來監視失敗的存儲器單元mc的位置。因此，當在預定距離內，存儲器單元mc中發生兩個或更多失敗時，第一監視電路141_1和第二監視電路141_2停止處理并生成停止標志。即，在這種情況下，可以檢測在預定距離內存儲器單元mc中發生的多個失敗，而不管參考單元的劃分。然后，頁緩沖器電路140停止處理操作，并將相應的塊處理為壞塊。例如，第一監視電路141_1和第二監視電路141_2可包括用于對時鐘計數的計數器，用于存儲計數信息的寄存器等。圖13是應用了根據本公開的示例實施例的非易失性存儲器裝置的非易失性存儲器模塊1000的框圖。如圖所示，非易失性存儲器模塊1000可包括模塊控制器1100、異構存儲器裝置1200、數據緩沖器1300和串行存在檢測(spd)芯片1400。模塊控制器1100可從主機(未示出)接收命令/地址ca并且響應于接收的命令/地址ca來控制異構存儲器裝置1200。模塊控制器可輸出信息info。異構存儲器裝置1200包括易失性存儲器1210、nvm控制器1220和非易失性存儲器1230。易失性存儲器1210可響應于來自模塊控制器1100的vm命令/地址ca_v而操作。易失性存儲器裝置1210可響應于vm命令/地址ca_v，而通過存儲器數據線mdq和標志數據線tdq分別輸出數據和標志tag。易失性存儲器1210可根據vm命令/地址ca_v分別寫入通過存儲器數據線mdq和標志數據線tdq接收的數據和標志tag。例如，非易失性存儲器1230可以是包括參照圖1至圖12描述的頁緩沖器電路140的非易失性存儲器裝置100?？蛇x地，非易失性存儲器1230可基于參照圖1至圖12描述的非易失性存儲器裝置100的操作方法來操作。nvm控制器1220可響應于來自模塊控制器1100的nvm命令/地址ca_n而操作。nvm控制器1220可執行諸如垃圾收集、損耗平衡和地址轉換的各種操作以控制非易失性存儲器1230。數據緩沖器1300可通過存儲器數據線mdq接收數據并通過數據線dq將接收的數據提供給主機(未示出)。可選地，數據緩沖器1300可通過數據線dq接收數據并通過存儲器數據線mdq輸出接收的數據。在示例實施例中，存儲器數據線mdq可以是在非易失性存儲器模塊1000中包括的組件(例如，易失性存儲器、非易失性存儲器、數據緩沖器等)之間的數據傳輸路徑，數據線dq可以是在非易失性存儲器模塊1000與主機(未示出)之間的數據傳輸路徑。標志數據線tdq可以是用于發送和接收標志tag的傳輸線。spd芯片1400可以是電可擦除可編程只讀存儲器(eeprom)。spd芯片1400可包括非易失性存儲器模塊1000的初始信息或裝置信息(di)。圖14是應用了根據本公開的示例實施例的非易失性存儲器模塊的用戶系統2000的框圖。如圖所示，用戶系統2000可包括主機處理器2001和多個存儲器2110至2140。主機處理器2001可包括存儲器控制器2002。存儲器控制器2002可經由總線2003與存儲器模塊2110至存儲器模塊2140進行通信。在示例實施例中，存儲器模塊2110至存儲器模塊2140中的至少一些存儲器模塊可以是參照圖1至圖12描述的圖13中的非易失性存儲器模塊1000，或者可基于參照圖1至圖12描述的操作方法來操作。例如，存儲器模塊2110至存儲器模塊2140中的至少一些存儲器模塊可包括非易失性存儲器，其它存儲器模塊可包括易失性存儲器。包括非易失性存儲器的存儲器模塊可被用作包括非易失性存儲器的存儲器模塊的高速緩沖存儲器。如上所述，可減少存儲器單元的編程驗證所需的測試時間。結果，可降低測試成本。如本領域中的傳統，可按照執行描述的一個功能或多個功能的塊來描述和示出實施例。在此可被稱為單元或模塊等的這些塊通過模擬和/或數字電路(諸如，邏輯門、集成電路、微處理器、微控制器、存儲器電路、無源電子組件、有源電子組件、光學組件、硬連線電路等)來物理實現，并且可選地通過固件和/或軟件進行驅動。電路可，例如，在一個或多個半導體芯片中實現，或者在諸如印刷電路板等的襯底支撐件上實現。可通過專用硬件，或者通過處理器(例如，一個或多個可編程微處理器和相關聯的電路)，或者通過用于執行塊的一些功能的專用硬件與用于執行塊的其他功能的處理器的組合來實現構成塊的電路。在不脫離本公開的范圍的情況下，實施例的每一個塊可在物理上分成兩個或更多個相互作用和分立的塊。同理，在不脫離本公開的范圍的情況下，實施例的塊可在物理上組合成更復雜的塊。雖然已經描述了本公開的詳細實施例，但是應理解，本領域的技術人員可以得到許多其他修改、改變、變化和替換。此外，應理解，本公開涵蓋了可基于上述實施例容易修改和實施的各種技術。當前第1頁12