專利名稱：消除ddr3負載差異影響的傳輸線結構及形成方法、內存結構的制作方法
技術領域：
本發明涉及內存技術領域，特別涉及一種消除DDR3負載差異影響的傳輸線結構及形成方法、內存結構。
背景技術：
內存是計算機中重要的部件之一，計算機中所有程序的運行都在內存中進行，因此內存的性能好壞對于計算機的影響很大。內存一般采用半導體存儲單元，包括隨機存儲器(RAM)、只讀存儲器(ROM)以及高速緩存(Cache)。其中，隨機存儲器是最重要的存儲器，計算機的CPU可以從中讀取數據，也可以寫入數據，但當計算機關閉時，存于其中的數據就會丟失。隨著技術的發展，隨機存儲器的存取速度在不斷提高、其容量也在不斷增大。現如今，同步動態隨機存儲器(SynchronousDynamic Random Access Memory,SDRAM)在計算機、個人通信、消費電子產品(智能卡、數碼相機、多媒體播放器)等領域廣泛應用，其中同步是指存儲器工作需要同步時鐘，內部的命令的發送與數據的傳輸都以同步時鐘為基準；動態是指存儲陣列需要不斷的刷新來保證數據不丟失；隨機是指數據不是線性依次存儲，而是自由指定地址進行數據讀寫。目前，SDRAM已發展到了第四代，即通常所說的DDR3 SDRAM，相比于前一代產品DDR2 SDRAM,DDR3 SDRAM具有更高的運行效能和更低的電壓。但是現有技術中，隨著DDR3 SDRAM高速接口信號的頻率不斷增加，對接口信號的時序完整性(即上文所述的存儲器工作需要同步時鐘，內部的命令的發送與數據的傳輸都以同步時鐘為基準)的要求越來越嚴格。通常在DDR3的地址/命令/控制/時鐘信號的傳輸中，采用的是一種串推形式的傳輸線結構將內存控制器發出的信號傳輸到內存模組中，但是由于不同種類的信號驅動的信號負載個數(即存儲器的個數)不同，例如，地址/命令信號驅動的負載較多，而控制/時鐘信號驅動的負載較少，這樣的負載差異將導致信號傳輸延遲偏斜的差異。更多關于內存以及傳輸線結構的技術方案可以參考公開號為US2007263475A1的美國專利申請文件使用共模差分的DDR2 SDRAM的數據信號控制信號的傳輸(UsingCommon Mode Differential Data Signals Of DDR2 SDRAM For Control SignalTransmi ss ion),但同樣沒有解決上述問題。

發明內容
本發明解決的問題是在內存控制器向內存模組傳輸信號過程中，消除傳輸線上由于不同種類信號驅動的負載差異而引起的傳輸延遲偏斜差異，提高信號傳輸中信號的時序完整性。為解決上述問題，本發明實施例提供一種消除DDR3負載差異影響的傳輸線結構的形成方法，所述傳輸線結構包括第一類傳輸線和第二類傳輸線，分別適于在第一負載和第二負載下傳輸信號，所述第一負載大于所述第二負載；包括確定所述第一類傳輸線和第二類傳輸線的本征參數；基于所述第一類傳輸線的本征參數和所述第一負載的負載容值確定所述第一類傳輸線的第一等效參數；基于所述第二類傳輸線的本征參數和所述第二負載的負載容值確定所述第二類傳輸線的第二等效參；根據所述第一等效參數確定所述第一類傳輸線在第一負載下的目標延遲；調整所述第二等效參數至第三等效參數，以使所述第二類傳輸線在第二負載下的等效延遲與所述第一類傳輸線在第一負載下的目標延遲相匹配；分別基于所述第一等效參數和所述第三等效參數形成基本傳輸線和特殊傳輸線，所述基本傳輸線和特殊傳輸線構成所述傳輸線結構。可選地，所述確定所述第一類傳輸線和第二類傳輸線的本征參數包括根據所述第一類傳輸線的單位電感值和單位電容值確定所述第一類傳輸線的本征參數；根據所述第二類傳輸線的單位電感值和單位電容值確定所述第二類傳輸線的本征參數。可選地，基于所述第一類傳輸線的本征參數和所述第一負載的負載容值確定所述第一類傳輸線的第一等效參數包括根據所述第一類傳輸線的單位電感值和單位電容值以及所述第一負載的負載容值確定所述第一類傳輸線的第一等效參數。可選地，基于所述第二類傳輸線的本征參數和所述第二負載的負載容值確定所述第二類傳輸線的第二等效參數包括根據所述第二類傳輸線的單位電感值和單位電容值以及所述第二負載的負載容值確定所述第二類傳輸線的第二等效參數。可選地，所述根據所述第一等效參數確定所述第一類傳輸線在第一負載下的目標延遲包括根據所述第一類傳輸線的長度以及信號在所述第一類傳輸線上的傳輸速度確定所述第一類傳輸線在第一負載下的目標延遲。可選地，所述調整所述第二等效參數至第三等效參數，以使所述第二類傳輸線在第二負載下的等效延遲與所述第一類傳輸線在第一負載下的目標延遲相匹配包括調整所述第二類傳輸線的參數以使所述第二類傳輸線在第二負載下的等效延遲與所述第一類傳輸線在第一負載下的目標延遲相匹配。可選地，所述調整所述第二類傳輸線的參數調整所述第二類傳輸線的線長或者線寬或者線厚，以使所述第二等效參數變化成第三等效參數。可選地，所述調整所述第二類傳輸線的參數包括改變印制板的基材的材料，以使所述第二等效參數變化成第三等效參數，其中所述印制板承載所述第二類傳輸線。可選地，所述分別基于所述第一等效參數和所述第三等效參數形成基本傳輸線和特殊傳輸線具體包括在第一負載下，根據所述第一等效參數形成基本傳輸線；在第二負載下，根據所述第三等效參數形成特殊傳輸線。可選地，所述第一類傳輸線用于向DDR3 SDRAM傳輸地址信號和命令信號、所述第二類傳輸線用于向DDR3 SDRAM傳輸時鐘信號和控制信號。本發明實施例還提供了一種消除DDR3負載差異影響的傳輸線結構，所述傳輸線結構包括第一類傳輸線和第二類傳輸線，分別適于在第一負載和第二負載下傳輸信號，所述第一負載大于所述第二負載；在所述傳輸線結構中，在第一負載下，所述第一類傳輸線為基于第一等效參數形成的基本傳輸線；在第二負載下，所述第二類傳輸線為基于第三等效參數形成的特殊傳輸線，其中所述特殊傳輸線在第二負載下傳輸信號的等效延遲與所述基本傳輸線在第一負載下傳輸信號的目標延遲相匹配。
可選地，所述基本傳輸線的第一等效參數是根據所述第一類傳輸線的單位電感值和單位電容值以及所述第一負載的負載容值確定的。可選地，所述特殊傳輸線的第三等效參數是根據調整后的所述第二類傳輸線的單位電感值和單位電容值以及所述第二負載的負載容值確定的。本發明實施例還提供了一種內存結構，包括內存控制器、內存模組以及上述傳輸線結構；其中所述內存控制器通過所述傳輸線結構中的第一類傳輸線和第二類傳輸線控制管理所述內存模組。可選地，所述內存控制器通過所述第一類傳輸線向所述內存模組傳輸地址信號和命令信號；所述內存控制器通過所述第二類傳輸線向所述內存模組傳輸時鐘信號和控制信號。可選地，所述內存模組包括多個存儲器，其中所述存儲器是同步動態隨機存儲器或者動態隨機存儲器。與現有技術相比，本發明技術方案具有以下有益效果針對分別在第一負載和第二負載下傳輸信號的第一類傳輸線和第二類傳輸線，其中第一負載大于第二負載；根據所述第一負載下傳輸信號的第一類傳輸線的第一等效參數確定其傳輸信號的傳輸延遲，并作為目標延遲；調整在所述第二負載下傳輸信號的第二類傳輸線的第二等效參數至第三等效參數，使得傳輸信號的等效延遲與所述目標延遲相匹配；根據第一等效參數設置基本傳輸線，根據第三等效參數設置特殊傳輸線，形成傳輸線結構，從而消除傳輸線上由于不同種類信號驅動的負載差異而引起的傳輸延遲偏斜差異。


圖1是本發明的一種內存結構的具體實施例的結構示意圖；圖2是本發明的一種消除DDR3負載差異影響的傳輸線結構的形成方法的具體實施方式
的流程示意圖；圖3是本發明的消除DDR3負載差異影響的傳輸線結構中第一類傳輸線或第二類傳輸線的RLCG參數模型的具體實施例的示意圖。
具體實施例方式發明人發現在現有技術中，通常在DDR3 SDRAM的地址/命令/控制/時鐘信號的傳輸中，采用的是一種串推形式的傳輸線結構，將內存控制器發出的信號傳輸到內存模組中，但是由于不同種類的信號驅動的信號負載個數(即存儲器的個數)不同，例如，地址/命令信號驅動的負載較多，而控制/時鐘信號驅動的負載較少，這樣的負載差異將導致信號傳輸延遲偏斜的差異。針對上述問題，發明人經過研究，提供了一種消除DDR3負載差異影響的傳輸線結構及形成方法，通過本技術方案的傳輸線結構可以消除傳輸線上由于不同種類信號驅動的負載差異而引起的傳輸延遲偏斜差異。在此基礎上，還提供了一種內存結構，包括內存控制器、內存以及上述傳輸線結構；其中，所述內存控制器通過所述傳輸線結構中的第一類傳輸線和第二類傳輸線控制管理所述內存模組，從而消除傳輸線上由于不同種類信號驅動的負載差異而引起的傳輸延遲偏斜差異。為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。如圖1所示的本發明的一種內存結構的具體實施例的結構示意圖。如圖1所示，所述內存結構包括內存控制器21、內存模組22a、22b以及第一類傳輸線23a和第二類傳輸線23b。在本實施例中，所述內存模組22a包括N個存儲器(例如，同步動態隨機存儲器或者動態隨機存儲器)、所述內存模組22b也包括N個存儲器(例如同步動態隨機存儲器或者動態隨機存儲器)。在實際應用中，通常N取值為9。具體地，所述內存控制器21向內存模組22a、22b發出不同種類的信號，這些信號至少包括地址信號、控制信號、命令信號以及時鐘信號。其中，由所述第一類傳輸線23a向所述內存模組22a、22b傳輸地址信號和命令信號，由所述第二類傳輸線23b向所述內存模組22a傳輸控制信號和時鐘信號。可以看出，所述第一類傳輸線23a在傳輸信號(地址/命令信號)過程中的負載為2N個存儲器，而所述第二類傳輸線23b在傳輸信號(控制/時鐘信號)過程中的負載為N個存儲器。本領域技術人員可以理解，由于第一類傳輸線23a和第二類傳輸線23b是在不同的負載下傳輸信號的，這樣會造成信號到達內存模組22a、22b上同一位置上的存儲器(例如存儲器I和存儲器n+1)時產生不同的延遲偏斜，從而影響了信號傳輸中信號時序完整性。為此在本發明實施中，針對傳輸線在傳輸信號過程中承載的不同負載，分別設置不同的傳輸線，即將所述第一類傳輸線23a作為基本傳輸線、傳輸地址/控制信號，將所述第二類傳輸線23b作為特殊傳輸線，傳輸命令/時鐘信號，以避免不同種類的信號達到內存模組上同一位置上的存儲器的延遲偏斜。具體設置不同的傳輸線的方法將在圖2所述的實施例中作描述。如圖2所示的本發明的一種消除DDR3負載差異影響的傳輸線結構的形成方法的具體實施方式
的流程示意圖。參考圖2，所述傳輸線結構的形成方法包括步驟S1:確定所述第一類傳輸線和第二類傳輸線的本征參數。具體地，結合參考圖3所示的消除DDR3負載差異影響的傳輸線結構中第一類傳輸線或第二類傳輸線的RLCG參數模型的具體實施例的示意圖。該參考模型包括電阻11 (R)、電感12 (L)、電容13(C)以及電導14(G)，所述電阻Il(R)和電感12 (L)是傳輸線本身的電阻和電感，所述電容13(C)和電導14(G)是傳輸線對地的電容和電導；其中所述電阻Il(R)和電感12(L)串聯、所述電容13(C)和電導14(G)并聯。進一步地，本領域技術人員可以理解，傳輸線也可以僅用電容(C)和電感(L)來建模,例如理想傳輸線。所述理想傳輸線是一種無損耗的傳輸線，其能量只是在電感/電容(L/C)之間進行轉換，傳輸線上傳播的信號沒有畸變，并且信號在傳輸過程中不被衰減。在本實施例中，以理想傳輸線為例，所述確定所述第一類傳輸線和第二類傳輸線的本征參數包括1)根據所述第一類傳輸線的單位電感值和單位電容值確定所述第一類傳輸線的本征參數；2)根據所述第二類傳輸線的單位電感值和單位電容值確定所述第二類傳輸線的本征參數。需要說明的是，在本發明實施例中，所述第一類傳輸線或第二類傳輸線的單位電感值和單位電容值是根據上述RLCG參數模型所確定第一類傳輸線或第二類傳輸線的電感值和電容值以及所述第一類傳輸線或第二類傳輸線的長度所確定的。換句話說，將所述第一類傳輸線或第二類傳輸線的電感值和電容值平均分配到第一類傳輸線或第二類傳輸線的長度上，即可得到所述第一類傳輸線或第二類傳輸線的單位電感值和單位電容值。在實際應用中，若所述第一類傳輸線和第二類傳輸線不是理想傳輸線，即傳輸線的參考模型包括電阻、電感、電容以及電導時，那么確定所述第一類傳輸線的本征參數將根據第一類傳輸線的單位電阻值、單位電感值、單位電容值以及單位電導值確定；相應地，確定所述第二類傳輸線和第二類傳輸線的本征參數將根據第二類傳輸線的單位電阻值、單位電感值、單位電容值以及單位電導值確定。需要說明的是，其中所述第一類傳輸線或第二類傳輸線的單位電阻值和單位電導值也可以根據上述確定所述第一類傳輸線或第二類傳輸線的單位電感值和單位電容值的方法來得到，在此不予贅述。步驟S2 :基于所述第一類傳輸線的本征參數和所述第一負載的負載容值確定所述第一類傳輸線的第一等效參數。具體地，在本實施例中，由于所述第一類傳輸線適于在第一負載下傳輸信號，因此，在確定所述第一類傳輸線的本征參數的基礎上，還需要確定在所述第一負載的負載容值下，所述第一類傳輸線的第一等效參數。其中，所述第一負載的負載容值是指所述第一類
傳輸線在傳輸信號過程中所承載的存儲器(例如圖1中所示的存儲器1、存儲器2.....存
儲器n+1.....存儲器2n)的容值。同樣，以理想傳輸線為例，本步驟包括根據所述第一類傳輸線的單位電感值和單位電容值以及所述第一負載的負載容值確定所述第一類傳輸線的第一等效參數。具體地，如上述步驟SI所述，根據所述第一類傳輸線的單位電感值和單位電容值可以確定所述第一類傳輸線的本征參數 ；進一步地，根據所述第一類傳輸線的長度，還需要確定將所述第一負載的負載容值在所述第一類傳輸線的長度上的平均負載容值，即確定單位長度的第一類傳輸線上承載的第一負載的負載容值。基于上述確定的所述第一類傳輸線的本征參數和所述第一負載的負載容值確定所述第一類傳輸線的第一等效參數。步驟S3 :基于所述第二類傳輸線的本征參數和所述第二負載的負載容值確定所述第二類傳輸線的第二等效參數。其中，所述第二負載的負載容值是指所述第二類傳輸線
在傳輸信號過程中所承載的存儲器(例如圖1中所示的存儲器1、存儲器2.....存儲器η)
的容值。具體地，在本實施例中，同樣以理想傳輸線為例，根據所述第二類傳輸線的單位電感值和單位電容值以及所述第二負載的負載容值確定所述第二類傳輸線的第二等效參數。本步驟的具體實現可以參照上述步驟S2的實施過程，在此不作贅述。步驟S4 :根據所述第一等效參數確定所述第一類傳輸線在第一負載下的目標延遲。具體地，在本實施例中，本步驟包括根據所述第一類傳輸線的長度以及信號在所述第一類傳輸線上的傳輸速度確定所述第一類傳輸線在第一負載下的目標延遲。其中，信號在所述第一類傳輸線上的傳輸速度可以根據所述第一類傳輸線的第一等效參數來確定，然后將所述第一類傳輸線的長度除以該傳輸速度就能得到所述第一類傳輸線在第一負載下的目標延遲。步驟S5 :調整所述第二等效參數至第三等效參數，以使所述第二類傳輸線在第二負載下的等效延遲與所述第一類傳輸線在第一負載下的目標延遲相匹配。具體地，在本實施例中，首先，根據所述第二等效參數確定所述第二類傳輸線在第二負載下的等效延遲。具體可以是根據所述第二類傳輸線的長度以及信號在所述第二類傳輸線上的傳輸速度確定所述第二類傳輸線在第二負載下的目標延遲。其中，信號在所述第二類傳輸線上的傳輸速度可以根據所述第二類傳輸線的第二等效參數來確定，然后將所述第二類傳輸線的長度除以該傳輸速度就能得到所述第二類傳輸線在第二負載下的等效延遲。然后，調整所述第二類傳輸線的參數以使所述第二類傳輸線在第二負載下的等效延遲與所述第一類傳輸線在第一負載下的目標延遲相匹配。具體地，調整所述第二類傳輸線的參數包括調整所述第二類傳輸線的線長、線寬、線厚，以使所述第二等效參數變化成第三等效參數。在本發明實施例中，由于所述第二負載的負載容值小于所述第一負載的負載容值，并且該負載容值都是確定值。因此，通過調整所述第二類傳輸線的線長、線寬、線厚中的一種參數或多種參數，使得所述第二等效參數變化成第三等效參數，所述第三等效參數和所述第一等效參數是相匹配的，這樣基于所述第三等效參數確定的所述第二類傳輸線在第二負載下的等效延遲與所述第一類傳輸線在第一負載下的目標延遲相匹配。進一步地，本領域技術人員理解，實際應用中，承載所述傳輸線結構的不同印制板的基材對于傳輸線在不同負載下的等效參數也會產生影響。因此，還可以通過改變所述基材的材料使得所述第二類傳輸線在所述第二負載下的第二等效參數與所述第一類傳輸線在第一負載下的第一等效參數相匹配，從而所述第二類傳輸線在第二負載下的等效延遲與所述第一類傳輸線在第一負載下的目標延遲相匹配。步驟S6 :分別基于所述第一等效參數和所述第三等效參數形成基本傳輸線和特殊傳輸線，所述基本傳輸線和特殊傳輸線構成所述傳輸線結構。具體地，在本實施例中，本步驟包括1)在第一負載下，根據所述第一等效參數形成基本傳輸線；2)在第二負載下，根據所述第三等效參數形成特殊傳輸線。與現有技術相t匕，本技術方案針對不同的負載容值，分別設置基本傳輸線和特殊傳輸線，其中所述基本傳輸線在第一負載下的第一等效參數與所述特殊傳輸線在第二負載下的第三等效參數相匹配，從而使得所述基本傳輸線和特殊傳輸線在傳輸信號過程中的傳輸延遲相匹配，提高了信號傳輸中信號的時序完整性。根據上述形成傳輸線結構的方法，本發明實施例還提供了一種消除DDR3負載差異影響的傳輸線結構，所述傳輸線結構包括第一類傳輸線和第二類傳輸線，分別適于在第一負載和第二負載下傳輸信號，所述第一負載大于所述第二負載；在所述傳輸線結構中，在第一負載下，所述第一類傳輸線為基于第一等效參數形成的基本傳輸線；在第二負載下，所述第二類傳輸線為基于第三等效參數形成的特殊傳輸線，其中所述特殊傳輸線在第二負載下傳輸信號的等效延遲與所述基本傳輸線在第一負載下傳輸信號的目標延遲相匹配。其中，所述基本傳輸線的第一等效參數是根據所述第一類傳輸線的單位電感值和單位電容值以及所述第一負載的負載容值確定的；所述特殊傳輸線的第三等效參數是根據調整后的所述第二類傳輸線的單位電感值和單位電容值以及所述第二負載的負載容值確定的。具體形成過程可以參考圖2所述的實施例，在此不作贅述。
綜上所述，根據本技術方案提供的內存結構、傳輸線結構以及形成方法，可以消除傳輸線上由于不同種類信號驅動的負載差異而引起的傳輸延遲偏斜差異，提高了信號傳輸中信號的時序完整性。本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。
權利要求
1.一種消除DDR3負載差異影響的傳輸線結構的形成方法，所述傳輸線結構包括第一類傳輸線和第二類傳輸線，分別適于在第一負載和第二負載下傳輸信號，所述第一負載大于所述第二負載；其特征在于，包括 確定所述第一類傳輸線和第二類傳輸線的本征參數； 基于所述第一類傳輸線的本征參數和所述第一負載的負載容值確定所述第一類傳輸線的第一等效參數； 基于所述第二類傳輸線的本征參數和所述第二負載的負載容值確定所述第二類傳輸線的第二等效參數； 根據所述第一等效參數確定所述第一類傳輸線在第一負載下的目標延遲； 調整所述第二等效參數至第三等效參數，以使所述第二類傳輸線在第二負載下的等效延遲與所述第一類傳輸線在第一負載下的目標延遲相匹配； 分別基于所述第一等效參數和所述第三等效參數形成基本傳輸線和特殊傳輸線，所述基本傳輸線和特殊傳輸線構成所述傳輸線結構。
2.根據權利要求1所述的傳輸線結構的形成方法，其特征在于，所述確定所述第一類傳輸線和第二類傳輸線的本征參數包括 根據所述第一類傳輸線的單位電感值和單位電容值確定所述第一類傳輸線的本征參數； 根據所述第二類傳輸線的單位電感值和單位電容值確定所述第二類傳輸線的本征參數。
3.根據權利要求2所述的傳輸線結構的形成方法，其特征在于，基于所述第一類傳輸線的本征參數和所述第一負載的負載容值確定所述傳輸線的第一等效參數包括根據所述第一類傳輸線的單位電感值和單位電容值以及所述第一負載的負載容值確定所述第一類傳輸線的第一等效參數。
4.根據權利要求2所述的傳輸線結構的形成方法，其特征在于，基于所述第二類傳輸線的本征參數和所述第二負載的負載容值確定所述第二類傳輸線的第二等效參數包括根據所述第二類傳輸線的單位電感值和單位電容值以及所述第二負載的負載容值確定所述第二類傳輸線的第二等效參數。
5.根據權利要求3所述的傳輸線結構的形成方法，其特征在于，所述根據所述第一等效參數確定所述第一類傳輸線在第一負載下的目標延遲包括根據所述第一類傳輸線的長度以及信號在所述第一類傳輸線上的傳輸速度確定所述第一類傳輸線在第一負載下的目標延遲。
6.根據權利要求1所述的傳輸線結構的形成方法，其特征在于，所述調整所述第二等效參數至第三等效參數，以使所述第二類傳輸線在第二負載下的等效延遲與所述第一類傳輸線在第一負載下的目標延遲相匹配包括調整所述第二類傳輸線的參數以使所述第二類傳輸線在第二負載下的等效延遲與所述第一類傳輸線在第一負載下的目標延遲相匹配。
7.根據權利要求6所述的傳輸線結構的形成方法，其特征在于，所述調整所述第二類傳輸線的參數包括調整所述第二類傳輸線的線長或者線寬或者線厚，以使所述第二等效參數變化成第三等效參數。
8.根據權利要求6所述的傳輸線結構的形成方法，其特征在于，所述調整所述第二類傳輸線的參數包括改變印制板的基材的材料，以使所述第二等效參數變化成第三等效參數，其中所述印制板承載所述第二類傳輸線。
9.根據權利要求1所述的傳輸線結構的形成方法，其特征在于，所述分別基于所述第一等效參數和所述第三等效參數形成基本傳輸線和特殊傳輸線具體包括 在第一負載下，根據所述第一等效參數形成基本傳輸線； 在第二負載下，根據所述第三等效參數形成特殊傳輸線。
10.根據權利要求1所述的傳輸線結構的形成方法，其特征在于，所述第一類傳輸線用于向DDR3 SDRAM傳輸地址信號和命令信號、所述第二類傳輸線用于向DDR3 SDRAM傳輸時鐘信號和控制信號。
11.一種消除DDR3負載差異影響的傳輸線結構,所述傳輸線結構包括第一類傳輸線和第二類傳輸線，分別適于在第一負載和第二負載下傳輸信號，所述第一負載大于所述第二負載；其特征在于，在所述傳輸線結構中，在第一負載下，所述第一類傳輸線為基于第一等效參數形成的基本傳輸線；在第二負載下，所述第二類傳輸線為基于第三等效參數形成的特殊傳輸線，其中所述特殊傳輸線在第二負載下傳輸信號的等效延遲與所述基本傳輸線在第一負載下傳輸信號的目標延遲相匹配。
12.根據權利要求11所述的傳輸線結構，其特征在于，所述基本傳輸線的第一等效參數是根據所述第一類傳輸線的單位電感值和單位電容值以及所述第一負載的負載容值確定的。
13.根據權利要求11所述的傳輸線結構，其特征在于，所述特殊傳輸線的第三等效參數是根據調整后的所述第二類傳輸線的單位電感值和單位電容值以及所述第二負載的負載容值確定的。
14.一種內存結構，其特征在于，包括內存控制器、內存模組以及如權利要求11至13中任一項所述傳輸線結構；其中所述內存控制器通過所述傳輸線結構中的第一類傳輸線和第二類傳輸線控制管理所述內存模組。
15.根據權利要求14所述的內存結構，其特征在于，所述內存控制器通過所述第一類傳輸線向所述內存模組傳輸地址信號和命令信號；所述內存控制器通過所述第二類傳輸線向所述內存模組傳輸時鐘信號和控制信號。
16.根據權利要求14所述的內存結構，其特征在于，所述內存模組包括多個存儲器，其中所述存儲器是同步動態隨機存儲器或者動態隨機存儲器。
全文摘要
一種消除DDR3負載差異影響的傳輸線結構及形成方法、內存結構，所述形成方法包括確定第一類傳輸線和第二類傳輸線的本征參數；基于第一類傳輸線的本征參數和第一負載的負載容值確定第一類傳輸線的第一等效參數；基于第二類傳輸線的本征參數和第二負載的負載容值確定第二類傳輸線的第二等效參數；根據第一等效參數確定第一類傳輸線在第一負載下的目標延遲；調整第二等效參數至第三等效參數，以使第二類傳輸線在第二負載下的等效延遲與第一類傳輸線在第一負載下的目標延遲相匹配；分別基于第一等效參數和第三等效參數形成基本傳輸線和特殊傳輸線，基本傳輸線和特殊傳輸線構成所述傳輸線結構。本技術方案提高了信號傳輸中信號的時序完整性。
文檔編號G11C7/10GK103035279SQ20111030202
公開日2013年4月10日 申請日期2011年9月30日 優先權日2011年9月30日
發明者高劍剛, 王彥輝, 劉耀, 丁亞軍, 王玲秋, 李滔, 賈福楨 申請人:無錫江南計算技術研究所